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1. 发明申请

WO2007141865A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007141865A1
公开(公告)日：2007-12-13
申请号：PCT/JP2006/311559
申请日：2006-06-08
申请人：株式会社ルネサステクノロジ , 半澤悟 , 松崎望 , 小田部晃 , 北井直樹 , 森川貴博 , 黒土健三
发明人：半澤悟 , 松崎望 , 小田部晃 , 北井直樹 , 森川貴博 , 黒土健三
IPC分类号： G11C13/00 , H01L27/105 , H01L45/00
CPC分类号： G11C13/0069 , G11C13/0004 , G11C13/0064 , G11C2013/0083 , G11C2013/009 , G11C2213/79
摘要：　可変抵抗による記憶素子ＲＱと選択トランジスタＭＱとを用いたメモリセルＭＣで構成されるメモリアレイＭＣＡにおいて、電源電圧ＶＤＤよりも高い電圧を印加して製膜直後の記憶素子ＲＱの抵抗値を下げることが課題である。この課題を解決するために、共通データ線ＣＤＬに初期化回路ＩＣＫＴを設け、共通データ線ＣＤＬとビット線ＢＬに高電圧を印加する。初期化回路ＩＣＫＴは、バイアス回路ＶＢＣＫＴと、共通データ線ＣＤＬ及びビット線ＢＬの電圧変化を検知する初期化検出回路ＩＤＣＴとを有する。初期化動作において、選択されたセル内の記憶素子にのみ高電圧が印加されて抵抗値が低下することにより、共通データ線ＣＤＬ及びビット線ＢＬが急激に放電される。初期化検出回路ＩＤＣＴが、この電圧変化を検知して、バイアス回路ＶＢＣＫＴを停止することにより、低抵抗化後に流れる過電流を阻止し、高信頼な初期化動作を実現することができる。
摘要翻译：在由使用存储元件（RQ）的存储单元（MC）和基于可变电阻的选择晶体管（MQ）形成的存储器阵列（MCA）中，必须立即降低存储元件（RQ）的电阻值在通过施加高于电源电压（VDD）的电压进行成膜之后。为了实现该目的，在公共数据线（CDL）上布置初始化电路（ICKT），并且将高电压施加到公共数据线（CDL）和位线（BL）。初始化电路（ICKT）包括用于检测公共数据线（CDL）和位线（BL）的电压变化的偏置电路（VBCKT）和初始化检测电路（IDCT）。在初始化动作中，仅向所选择的单元中的存储元件施加高电压以降低电阻值，从而突然释放公共数据线（CDL）和位线（BL）。初始化检测电路（IDCT）检测电压变化并停止偏置电路（VBCKT），以防止低电阻后的过电流流动，实现高可靠性的初始化操作。

2. 发明申请

WO2008010290A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008010290A1
公开(公告)日：2008-01-24
申请号：PCT/JP2006/314457
申请日：2006-07-21
申请人：株式会社ルネサステクノロジ , 寺尾元康 , 半澤悟 , 森川貴博 , 黒土健三 , 竹村理一郎 , 高浦則克 , 松崎望
发明人：寺尾元康 , 半澤悟 , 森川貴博 , 黒土健三 , 竹村理一郎 , 高浦則克 , 松崎望
IPC分类号： H01L27/105 , G11C13/00 , H01L45/00
CPC分类号： G11C13/0004 , G11C2213/79 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1625 , H01L45/1675
摘要：　メモリセル領域のメモリ素子ＲＭとして、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶するカルコゲナイド材料からなる記憶層５２を用い、この記憶層５２の下部電極ＴＰ側に位置する第１層５２ａのＧａまたはＩｎの濃度が、上部電極５３側に位置する第２層５２ｂの当該濃度よりも高くなるように構成する。例えば、第１層５２ａは、７原子％以上４０原子％未満のＧａまたはＩｎの少なくともいずれか一方と、５原子％以上３５原子％未満のＧｅと、５原子％以上２５原子％未満のＳｂと、４０原子％以上６５原子％未満のＴｅとを含む材料で形成し、第２層５２ａのＧａまたはＩｎの含有量が第１層５２ａよりも５原子％以上少なくなるように形成する。また、セット動作とリセット動作で上部電極５３－下部電極ＴＰ間の電圧極性を反転させることが可能な回路を設ける。
摘要翻译：一种半导体器件，其被构造成使用作为存储单元区域的存储元件（RM）的硫族化物材料的存储层（52），其不仅可以存储具有高电阻值的高电阻状态，而且可以存储低电阻状态电阻值，存储层（52）位于下电极（TP）侧的第一层（52a）的Ga或In浓度高于位于侧面的第二层（52b）的相应浓度的上电极（53）。例如，第一层（52a）由含有7至小于40原子％的至少Ga或In，5至小于35原子％的Ge，5至小于25原子％的材料形成的Sb和40〜小于65原子％的Te，使得第二层（52b）的Ga或In含量低于第一层（52a）的相应含量为5原子％以上。此外，通过设置运动和复位运动，设置了能够在上电极（53）和下电极（TP）之间反转电压极性的电路。

3. 发明申请

WO2008117455A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2008117455A1
公开(公告)日：2008-10-02
申请号：PCT/JP2007/056435
申请日：2007-03-27
申请人：株式会社ルネサステクノロジ , 寺尾元康 , 森川貴博 , 半澤悟 , 高浦則克 , 黒土健三 , 松崎望 , 藤崎芳久 , 茂庭昌弘 , 木下勝治
发明人：寺尾元康 , 森川貴博 , 半澤悟 , 高浦則克 , 黒土健三 , 松崎望 , 藤崎芳久 , 茂庭昌弘 , 木下勝治
IPC分类号： H01L27/105 , G11C13/00 , H01L45/00
CPC分类号： G11C13/0004 , G11C2213/79 , H01L27/2436 , H01L27/2463 , H01L27/2472 , H01L45/06 , H01L45/122 , H01L45/1233 , H01L45/144 , H01L45/1675
摘要：　抵抗素子とＭＩＳトランジスタとによって構成された相変化メモリにおいて、抵抗素子の記憶層は、平均組成が下記の一般式（１）　　　　　　　Ｉｎ α ＧｅＸＳｂＹＴｅＺＭ β 　　　　（１）（ここで、式中のα、Ｘ、Ｙ、Ｚおよびβは、それぞれ０．１≦α≦０．４、０．０４≦Ｘ≦０．３、０．０３≦Ｙ≦０．２、０．３≦Ｚ≦０．６、０．０１≦β≦０．０５であり、Ｍは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｐｂ、Ｓｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｅｕ、Ｐｄからなる群より選ばれた少なくとも１種類の元素である）で表されるカルコゲナイド膜からなる。
摘要翻译：一种由电阻元件和MIS晶体管组成的相变存储器，其中电阻元件具有由硫族化物膜组成的存储层，其平均组成由以下通式表示：在_{（1）其中a，X，Y，Z和ß具有下式满足：X 0.1 = a = 0.4,0.04 = X = 0.3,0.03 = Y = 0.2,0.3 = Z = 0.6,0.01 =ß= 0.05，M为选自V，Nb，Ta中的至少一种元素，Cr，Mo，W，Ti，Ta，Mo，Pb，Si，Fe，Co，Ni，Eu和Pd。}

4. 发明申请

WO2007138703A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2007138703A1
公开(公告)日：2007-12-06
申请号：PCT/JP2006/310929
申请日：2006-05-31
申请人：株式会社ルネサステクノロジ , 高浦則克 , 松井裕一 , 寺尾元康 , 藤崎芳久 , 松崎望 , 黒土健三 , 森川貴博
发明人：高浦則克 , 松井裕一 , 寺尾元康 , 藤崎芳久 , 松崎望 , 黒土健三 , 森川貴博
IPC分类号： H01L27/105 , G11C13/00 , H01L45/00
CPC分类号： G11C13/0004 , G11C8/08 , G11C13/0028 , G11C2213/79 , H01L27/2436 , H01L45/06 , H01L45/12 , H01L45/1233 , H01L45/144 , H01L45/1625 , H01L45/1675
摘要：　下部電極としてのプラグ（４３）が埋め込まれた絶縁膜（４１）上に、酸化タンタルからなる絶縁膜（５１）とインジウムを導入したＧｅ－Ｓｂ－Ｔｅ系カルコゲナイドからなる記録層（５２）とタングステンまたはタングステン合金からなる上部電極膜（５３）の積層パターンが形成されて、相変化メモリが形成されている。記録層（５２）とプラグ（４３）の間に絶縁膜（５１）を介在させたことにより、相変化メモリのプログラミング電流の低減効果や記録層（５２）の剥離防止効果を得ることができる。そして、記録層（５２）としてインジウムを導入したＧｅ－Ｓｂ－Ｔｅ系カルコゲナイドを用いることで、絶縁膜（５１）と記録層（５２）の仕事関数差を大きくし、相変化メモリのプログラミング電圧を低減することができる。
摘要翻译：通过在嵌入作为下电极的插头（43）的绝缘膜（41）上形成多层图案来生产相变存储器。多层图案由氧化钽构成的绝缘膜（51），导入铟的Ge-Sb-Te硫属元素化合物的记录层（52）和由钨构成的上部电极膜（53）构成，钨合金。通过在记录层（52）和插头（43）之间具有绝缘膜（51），可以获得减小相变存储器的编程电流的效果和防止记录层（52）分离的效果）。通过使用引入了铟的Ge-Sb-Te硫族化物作为记录层（52），绝缘膜（51）和记录层（52）之间的功函数差增加，从而降低了相变存储器

5. 发明申请

WO2007148405A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2007148405A1
公开(公告)日：2007-12-27
申请号：PCT/JP2006/312640
申请日：2006-06-23
申请人：株式会社ルネサステクノロジ , 寺尾元康 , 松井裕一 , 古賀剛 , 松崎望 , 高浦則克 , 藤崎芳久 , 黒土健三 , 森川貴博 , 笹子佳孝 , 牛山純子 , 廣常朱美
发明人：寺尾元康 , 松井裕一 , 古賀剛 , 松崎望 , 高浦則克 , 藤崎芳久 , 黒土健三 , 森川貴博 , 笹子佳孝 , 牛山純子 , 廣常朱美
IPC分类号： H01L27/105 , H01L45/00
CPC分类号： H01L45/1675 , H01L27/2436 , H01L45/06 , H01L45/12 , H01L45/1233 , H01L45/144
摘要：　相変化メモリにおいて、界面層をカルコゲナイド材料層／プラグ間に挿入する。界面層はプラグ状電極の界面全体を覆わないようにする。プラグはカルコゲナイド層より上部に形成すれば集積度が上がる。界面層は、酸化物ターゲットを用いてスパッタリングするか、または金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマなどの酸化性雰囲気中で金属膜を酸化することによって形成される。
摘要翻译：在相变存储器中，界面层插入到化学物质层和插塞之间。避免了由界面层覆盖插头电极的整个界面。在化学成分上方的塞子的形成实现了集成增加。通过使用氧化物靶或金属靶通过溅射制造界面层，从而形成金属膜，然后在氧自由基，氧等离子体等的氧化气氛中氧化金属膜。

6. 发明申请

WO2008084545A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008084545A1
公开(公告)日：2008-07-17
申请号：PCT/JP2007/050269
申请日：2007-01-11
申请人：株式会社ルネサステクノロジ , 森川貴博 , 寺尾元康 , 高浦則克 , 黒土健三 , 松崎望 , 藤崎芳久 , 木下勝治 , 松井裕一
发明人：森川貴博 , 寺尾元康 , 高浦則克 , 黒土健三 , 松崎望 , 藤崎芳久 , 木下勝治 , 松井裕一
IPC分类号： H01L27/105 , H01L45/00
CPC分类号： H01L45/144 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/1675
摘要：　抵抗値変化により情報を記憶する記録層の両面に電極を設けた相変化メモリにおいて、前記記録層は、２０原子％以上３８原子％以下のインジウムと、９原子％以上２８原子％以下のゲルマニウムと、３原子％以上１８原子％以下のアンチモンと、４２原子％以上６３原子％以下のテルルとを含むカルコゲナイド材料からなり、ゲルマニウム含有率をアンチモン含有率以上とすることにより、半田リフロー処理による実装時あるいは高温環境での使用時における耐熱性を向上させる。
摘要翻译：本发明提供一种相变存储器，其可以通过焊料回流处理或在高温环境中使用期间改善安装期间的耐热性。相变存储器包括分别在通过利用电阻值变化存储信息的记录层的两侧上设置的电极。该记录层包括含有不少于20原子％且不多于38原子％的铟，不小于9原子％且不超过28原子％锗的硫属化物，不小于3原子％且不大于 18原子％的锑，并且不小于42原子％且不大于63原子％的碲，其中锗含量高于锑含量。

7. 发明申请

WO2007058175A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2007058175A1
公开(公告)日：2007-05-24
申请号：PCT/JP2006/322667
申请日：2006-11-14
申请人：株式会社ルネサステクノロジ , 森川貴博 , 寺尾元康 , 高浦則克 , 黒土健三
发明人：森川貴博 , 寺尾元康 , 高浦則克 , 黒土健三
IPC分类号： H01L27/105 , H01L45/00
CPC分类号： H01L27/2463 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1625 , H01L45/1675
摘要：　メモリセル領域ｍｍｒｙに、原子配列変化によって、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶するカルコゲナイド材料記憶層２２を有する複数のメモリ素子Ｒがマトリクス状に配置されたメモリセルアレイ、および、論理回路領域ｌｇｃに、半導体集積回路が同一の半導体基板１上に混載して形成されている。このカルコゲナイド材料記憶層２２は、１０．５原子％以上４０原子％以下のＧａまたはＩｎの少なくともいずれか一方と、５原子％以上３５原子％以下のＧｅと、５原子％以上２５原子％以下のＳｂと、４０原子％以上６５原子％以下のＴｅとを含むカルコゲナイド材料からなる。
摘要翻译：存储单元区域（mmry）设置有存储单元阵列，其中多个存储元件（R）被布置成矩阵。存储元件具有硫族化物材料存储层（22），用于通过原子排列变化来存储具有高电阻的高电阻状态和具有低电阻的低电阻状态。逻辑电路区域（lgc）设置有半导体集成电路。存储单元区域和逻辑电路区域形成在同一半导体衬底（1）上。硫族化物材料储存层（22）由至少包含10.5原子％以上40原子％以下的Ga或In的硫属化物材料构成，5原子％以上且35以下的Ge ％，5原子％以上但不超过25原子％的Sb和40原子％以上且不超过65原子％的Te。

8. 发明申请

WO2008142768A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2008142768A1
公开(公告)日：2008-11-27
申请号：PCT/JP2007/060340
申请日：2007-05-21
申请人：株式会社ルネサステクノロジ , 黒土健三 , 寺尾元康 , 森川貴博 , 高浦則克
发明人：黒土健三 , 寺尾元康 , 森川貴博 , 高浦則克
IPC分类号： H01L27/105 , H01L45/00
CPC分类号： H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1625 , H01L45/1675
摘要：記憶層をＭ（添加元素）－Ｇｅ－Ｓｂ－Ｔｅの相変化材料（ただし、Ｍは、Ｉｎ、Ｇａ、Ａｌ、Ｚｎ、Ｃｄ、Ｐｂ、Ｓｉ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｙ、Ｅｕの少なくとも１つ）で構成した相変化メモリ素子を備えた半導体装置において、高耐熱性と安定なデータ保持特性とを両立させる。記憶層が、前記添加元素又は前記添加元素の化合物が析出することにより、その層内で組成比の異なる微細構造を持つが、記憶層を構成するＭ α ＧｅＸＳｂＹＴｅＺの平均組成が０≦α≦０．４、０．０４≦Ｘ≦０．４、０≦Ｙ≦０．３、０．３≦Ｚ≦０．６、０．０３≦（α＋Ｙ）を満たす。
摘要翻译：一种配备有相变存储元件的半导体器件，具有由相变材料M（附加元件）-Ge-Sb-Te（其中M是In，Ga，Al，Zn，Cd中的至少一种）构成的存储层，Pb，Si，V，Nb，Ta，Cr，Mo，W，Ti，Fe，Co，Ni，Pt，Pd，Y和Eu）。它结合了高耐热性和稳定的数据保留特性。附加元件的附加元件或化合物在存储层中分离出来，因此存储层具有组分比例不同的精细结构。构成存储层的M Sub a x Sb Sb Y T Z Z Z的平均组成满足0 = a = 0.4,0.04 = X = 0.4,0 = Y = 0.3,0.3 = Z = 0.6,0.03 =（a + Y）。

9. 发明申请

WO2008068807A1 半導体装置の製造方法および半導体装置审中-公开
标题翻译：半导体器件制造方法和半导体器件
公开(公告)号：WO2008068807A1
公开(公告)日：2008-06-12
申请号：PCT/JP2006/323980
申请日：2006-11-30
申请人：株式会社ルネサステクノロジ , 森川貴博 , 寺尾元康 , 高浦則克 , 黒土健三
发明人：森川貴博 , 寺尾元康 , 高浦則克 , 黒土健三
IPC分类号： H01L27/105
CPC分类号： H01L45/144 , G11C13/0004 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/1641 , H01L45/1675
摘要：　半導体基板上に形成された絶縁膜（４１）の開口部（４２）内に下部電極としてのプラグ（４３）が埋め込まれ、プラグ（４３）が埋め込まれた絶縁膜（４１）上にカルコゲナイドからなる記録層（５２）と上部電極膜（５３）が形成されて相変化メモリが形成される。ウエハ・プロセス終了直後には、絶縁膜（５１）と記録層（５２）の界面近傍に高抵抗の非晶質領域（５２ａ）が形成されているので、記録層（５２）を初期化して低抵抗化する。記録層（５２）を初期化する際には、半導体基板を加熱しながらプラグ（４３）と上部電極巻く（５３）の間に電圧を印加して記録層５２に電流を流す。これにより、非晶質領域（５２ａ）のうちのプラグ（４３）の上方に位置する部分を結晶化し、それによって、プラグ（４３）と上部電極膜（５３）の間の記録層５２を低抵抗化する。
摘要翻译：作为下电极的插头（43）嵌入形成在半导体衬底上的绝缘膜（41）的开口（42）中，相变存储器通过形成由硫族化物和绝缘膜（41）上的上电极膜（53）嵌入插头（43）。在结束晶片处理之后立即在绝缘膜（51）和记录层（52）的界面附近形成高电阻的非晶区域（52a），并且通过初始化记录层（52）来降低电阻。当初始化记录层（52）时，在加热半导体衬底的同时，通过在插头（43）和上电极膜（53）之间施加电压，将电流馈送到记录层（52）。因此，位于插塞（43）上方的非晶区域（52a）的一部分被结晶化，并且在插头（43）和上部电极膜（53）之间记录层（52）的电阻降低。

10. 发明申请

WO2007057972A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2007057972A1
公开(公告)日：2007-05-24
申请号：PCT/JP2005/021360
申请日：2005-11-21
申请人：株式会社ルネサステクノロジ , 森川貴博 , 寺尾元康 , 高浦則克 , 黒土健三
发明人：森川貴博 , 寺尾元康 , 高浦則克 , 黒土健三
IPC分类号： H01L27/105 , H01L45/00
CPC分类号： H01L27/2463 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1625 , H01L45/1675
摘要：　メモリセル領域ｍｍｒｙに、原子配列変化によって、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶するカルコゲナイド材料記憶層２２を有する複数のメモリ素子Ｒがマトリクス状に配置されたメモリセルアレイ、および、論理回路領域ｌｇｃに、半導体集積回路が同一の半導体基板１上に混載して形成されている。このカルコゲナイド材料記憶層２２は、７原子％以上４０原子％以下のＧａまたはＩｎの少なくともいずれか一方と、５原子％以上３５原子％以下のＧｅと、５原子％以上２５原子％以下のＳｂと、４０原子％以上６５原子％以下のＴｅとを含むカルコゲナイド材料からなる。
摘要翻译：本发明提供了一种半导体器件，其包括在相同的半导体衬底（1）上一起设置的存储单元阵列和半导体集成电路。存储单元阵列设置在存储单元区域（mmry）中，并且包括以矩阵形式提供的多个存储器件（R），每个存储器件包括用于存储高电阻状态的硫族化物材料存储层（22）和通过利用原子排列的变化来实现低电阻状态。半导体集成电路设置在逻辑电路区域（lgc）中。硫族化物材料储存层（22）由包含Ga和In中的至少一种的7原子％以上40原子％以下的硫属化物材料形成，为5原子％以上且35原子％以下的Ge，不小于5原子％且不超过25原子％的Sb，并且不小于40原子％且不大于65原子％的Te。

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