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41. 发明申请

WO2005081259A1 電流電圧変換回路、およびその制御方法审中-公开
标题翻译：电流/电压转换电路及其控制方法
公开(公告)号：WO2005081259A1
公开(公告)日：2005-09-01
申请号：PCT/JP2004/001938
申请日：2004-02-19
申请人：スパンションエルエルシー , 柴田健二 , 川本悟
发明人：柴田健二 , 川本悟
IPC分类号： G11C16/26
CPC分类号： G11C16/28
摘要：　電流電圧変換回路１に取り込まれた入力電流は、出力端子ＳＡＩＮにおいて電圧値に変換された後、差動増幅回路５により基準電圧Ｖｒｅｆとの間で差動増幅されて出力される。出力端子ＳＡＩＮには、電源電圧ＶＣＣとの間にＰＭＯＳ／ＮＭＯＳトランジスタＴ１／Ｔ２が接続される。電流電圧変換動作は、各トランジスタを導通して出力端子ＳＡＩＮを電源電圧ＶＣＣにプリチャージした上で入力電流により電圧降下を発生させて行われる。プリチャージ動作は、出力端子ＳＡＩＮを電源電圧ＶＣＣまで充電すると共に、共通データ線Ｎ３やビット線にも電荷を供給してプリチャージする。出力端子ＳＡＩＮから共通データ線を介してビット線に至る多大な配線容量のプリチャージには、高い電流駆動能力を有するＮＭＯＳトランジスタＴ２を利用して行うことができ、電源電圧ＶＣＣまでのプリチャージには、ＰＭＯＳトランジスタＴ１で対応することができる。
摘要翻译：在电流/电压转换电路（1）的输入电流在输出端子SAIN处被转换为电压值，差分放大电路（5）基于参考电压Vref进行该电压的差分放大。 PMOS / NMOS晶体管T1 / T2连接在输出端子SAIN和电源电压VCC之间。通过使每个晶体管通过电源电压VCC对输出端子SAIN进行预充电，然后利用输入电流产生电压降来进行电流/电压转换操作。通过在电源电压VCC对输出端子SAIN充电的同时通过提供电荷来使公共数据线N3和位线预充电。通过使用具有高电流驱动能力的NMOS晶体管T2和直到电源电压VCC的预充电，通过公共数据线从输出端子SAIN到位线的相当大的布线容量可以通过PMOS晶体管 T1。

42. 发明申请

WO2007083352A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007083352A1
公开(公告)日：2007-07-26
申请号：PCT/JP2006/300543
申请日：2006-01-17
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 田谷耕治 , 小野寺正徳 , 田中淳二 , 目黒弘一
发明人：田谷耕治 , 小野寺正徳 , 田中淳二 , 目黒弘一
IPC分类号： H01L21/56
CPC分类号： H01L21/56 , B29C45/02 , B29C45/14655 , B29C45/1671 , H01L21/565 , H01L23/28 , H01L23/3128 , H01L23/3135 , H01L23/552 , H01L24/48 , H01L25/0657 , H01L25/50 , H01L2224/05599 , H01L2224/32145 , H01L2224/48091 , H01L2224/48227 , H01L2224/48247 , H01L2224/85399 , H01L2225/0651 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01029 , H01L2924/01033 , H01L2924/01082 , H01L2924/014 , H01L2924/12042 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/1815 , H01L2924/3025 , H01L2224/45099 , H01L2924/00 , H01L2924/00012
摘要：　本発明は、チップ搭載部（１０）に搭載された半導体チップ（２２、２４）のチップ搭載部（１０）とは反対の側にシート状樹脂（３３ａ）を配置する工程と、シート状樹脂（３３ａ）とチップ搭載部（１０）との間に半導体チップ（２２、２３）を封止する樹脂封止部（３０ａ）を形成する工程と、を有する半導体装置の製造方法およびその半導体装置である。本発明によれば、樹脂封止部の未充填部またはフィラーの脱落部の発生、またはワイヤの樹脂封止部からの露出を抑制し、パッケージの小型化の可能な半導体装置およびその製造方法を提供することができる。
摘要翻译：一种半导体器件的制造方法，具备：在安装于芯片安装部（10）上的半导体芯片（22,24）的芯片安装部（10）的相反侧配置片状树脂（33a））和形成用于密封座状树脂（33a）和芯片安装部（10）之间的半导体芯片（22,23）的树脂密封部（30a）的工序。还提供了通过这种方法制造的半导体器件。在半导体装置中，抑制了树脂密封部中的未填充部分或填料落下部分的产生或者来自树脂密封部的电线的暴露。提供了可以减小封装尺寸的半导体器件及其制造方法。

43. 发明申请

WO2007083351A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007083351A1
公开(公告)日：2007-07-26
申请号：PCT/JP2006/300542
申请日：2006-01-17
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 田中淳二 , 河西純一 , 目黒弘一 , 小野寺正徳 , 田谷耕治
发明人：田中淳二 , 河西純一 , 目黒弘一 , 小野寺正徳 , 田谷耕治
IPC分类号： H01L25/10 , H01L23/12 , H01L23/28
CPC分类号： H01L25/105 , H01L21/561 , H01L21/568 , H01L23/3128 , H01L24/48 , H01L24/73 , H01L24/97 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73265 , H01L2224/97 , H01L2225/1023 , H01L2225/1058 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01029 , H01L2924/0103 , H01L2924/01033 , H01L2924/01079 , H01L2924/01082 , H01L2924/14 , H01L2924/15311 , H01L2924/1532 , H01L2924/15331 , H01L2924/181 , H01L2924/3511 , H01L2224/85 , H01L2924/00012 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要：　本発明は、基板（１０）と、基板（１０）に搭載された半導体チップ（２０）と、基板（１０）の半導体チップ（２０）の側に設けられた上部接続端子（１８）と、上部接続端子（１８）が貫通し、半導体チップ（２０）および上部接続端子（１８）を封止する樹脂封止部（２４）と、を有し、上部接続端子（１８）の上面は樹脂封止部（２４）の上面より低く設けられた半導体装置であり、その半導体装置を積層した。半導体装置を積層下半導体装置およびその製造方法である。
摘要翻译：半导体器件设置有衬底（10）; 安装在所述基板（10）上的半导体芯片（20）; 布置在所述基板（10）上的所述半导体芯片（20）侧的上连接端子（18）; 和树脂密封部分（24），其具有穿过树脂密封部分的上连接端子（18）并密封半导体芯片（20）和上连接端子（18）。上连接端子（18）的上平面布置成低于树脂密封部分（24）的上平面。堆叠这种半导体器件。其中半导体器件堆叠的半导体器件，以及制造这种半导体器件的方法。

44. 发明申请

WO2007036994A1 半導体装置およびその製造方法並びにフィルムの製造方法审中-公开
标题翻译：半导体器件，其制造方法和薄膜制造方法
公开(公告)号：WO2007036994A1
公开(公告)日：2007-04-05
申请号：PCT/JP2005/017816
申请日：2005-09-28
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 河西純一 , 目黒弘一 , 小野寺正徳
发明人：河西純一 , 目黒弘一 , 小野寺正徳
IPC分类号： H01L21/60 , H01L21/52 , H01L27/14 , H01L25/065 , H01L25/07 , H01L25/18
CPC分类号： H01L25/0657 , H01L21/563 , H01L23/3128 , H01L23/481 , H01L23/49827 , H01L24/48 , H01L24/73 , H01L2224/16145 , H01L2224/16225 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73203 , H01L2224/73204 , H01L2224/73257 , H01L2225/06513 , H01L2225/06517 , H01L2225/06527 , H01L2225/06541 , H01L2225/06586 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01019 , H01L2924/01029 , H01L2924/0103 , H01L2924/01033 , H01L2924/01047 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/15173 , H01L2924/15311 , H01L2924/181 , H01L2924/19041 , H01L2924/19104 , H05K3/323 , H05K2203/107 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要：　本発明は、第１の基板（半導体チップ２０）と、第１の基板上に設けられ、表裏を通して導電性となる部分を少なくとも有する配線パターン（２４）を有する異方性導電フィルム（２２）と、異方性導電フィルム（２２）上に設けられ、第１の基板と異方性導電フィルム（２２）の配線パターン（２４）を介し電気的に接続された第２の基板（半導体チップ）と、を有する半導体装置およびその製造方法並びにそのフィルムである。本発明によれば、上下の基板の異なる箇所を電気的に接続する場合の製造コストを低くすることが可能な半導体装置およびその製造方法並びにフィルムの製造方法を提供することができる。
摘要翻译：半导体器件包括第一衬底（半导体芯片20），各向异性导电膜（22）和第二衬底（半导体芯片）。各向异性导电膜（22）设置在第一基板上，并具有通过前后至少具有导电部分的布线图案（24）。第二基板设置在各向异性导电膜（22）上，并通过各向异性导电膜（22）的布线图案（24）与第一基板电连接。还公开了半导体器件的制造方法和半导体器件的膜。根据半导体器件及其制造方法和膜制造方法，可以降低用于电连接上基板和下基板的不同部分的制造成本。

45. 发明申请

WO2007026391A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007026391A1
公开(公告)日：2007-03-08
申请号：PCT/JP2005/015693
申请日：2005-08-30
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 保坂真弥 , 岡西正富
发明人：保坂真弥 , 岡西正富
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/792 , H01L27/115 , H01L27/11568
摘要：　本発明は、半導体基板（１０）に形成された溝部（１１）と、溝部（１１）の両側面に設けられた第１のＯＮＯ膜（１８ａ）と、溝部（１１）間の前記半導体基板（１０）上に設けられた第２のＯＮＯ膜（１８ｂ）と、第１のＯＮＯ膜（１８ａ）の側面に設けられ、溝部（１１）の長手方向に延在する第１のワードライン（２２）と、第２のＯＮＯ膜（１８ｂ）上に設けられ、溝部（１１）の長手方向に延在し、第１のワードライン（２２）と電気的に分離した第２のワードライン（２４）と、を具備する半導体装置およびその製造方法である。本発明によれば、高記憶容量化が可能な半導体装置およびその製造方法を提供することができる。
摘要翻译：半导体器件包括形成在半导体衬底（10）中的沟槽（11），设置在沟槽（11）的两个侧壁上的第一ONO膜（18a），设置在半导体衬底（10）上的第二ONO膜（18b）在所述沟槽（11）之间，设置在所述第一ONO膜（18a）的侧壁上并在所述沟槽（11）的纵向方向上延伸的第一字线（22）和设置在所述沟槽第二ONO膜（18b），其在沟槽（11）的纵向延伸，并与第一字线（22）电隔离。还公开了半导体器件的制造方法。因此，提供了具有改善的存储容量的半导体器件及其制造方法。

46. 发明申请

WO2007013154A1 半導体装置およびその制御方法审中-公开
标题翻译：半导体器件及其控制方法
公开(公告)号：WO2007013154A1
公开(公告)日：2007-02-01
申请号：PCT/JP2005/013762
申请日：2005-07-27
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 矢野勝 , 荒川秀貴 , 坂下基匡
发明人：矢野勝 , 荒川秀貴 , 坂下基匡
IPC分类号： G11C16/06
CPC分类号： G11C16/10 , G11C16/0475 , G11C16/0491 , G11C2216/14
摘要：本発明は、電荷蓄積層内の異なる領域に、第１のビットおよび第２のビットを書き込む不揮発性メモリセルを複数配置したメモリセルアレイと、メモリセルアレイに書き込むためのデータを保持するＳＲＡＭアレイ(第１の記憶装置)と、データをもとに所定の単位に分割され第１のビットに書き込むための第１の分割データ、および第２のビットに書き込むための第２の分割データ、を保持するＷＲセンスアンプブロック(第２の記憶装置)とを有し、第１の分割データをメモリセルアレイに書き込みを行った（ステップＳ２２）後、第２の分割データを前記メモリセルアレイに書き込みを行う（ステップＳ２２）半導体装置およびその制御方法である。本発明によれば、書き込み時間を短縮することができる。
摘要翻译：一种半导体器件及其控制方法，所述半导体器件包括存储单元阵列，所述存储单元阵列在电荷存储层中的不同区域中包括写入第一和第二位的多个非易失性存储单元; SRAM阵列（第一存储装置），其保存要写入存储单元阵列的数据; 以及WR读出放大器块（第二存储装置），其分别保持以预定单位分割数据并将其写入第一和第二位的第一和第二划分数据; 其中将第一划分数据写入存储单元阵列（步骤S22），然后将第二划分数据写入存储单元阵列（步骤S22）。根据本发明，可以缩短写入时间。

47. 发明申请

WO2007013132A1 半導体装置およびその制御方法审中-公开
标题翻译：半导体器件及其控制方法
公开(公告)号：WO2007013132A1
公开(公告)日：2007-02-01
申请号：PCT/JP2005/013607
申请日：2005-07-25
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 岡田昌 , 矢野勝 , 黒崎一秀
发明人：岡田昌 , 矢野勝 , 黒崎一秀
IPC分类号： G11C16/30
CPC分类号： G11C16/30 , G11C5/145
摘要：本発明は、メモリセルアレイに接続された出力ノードを昇圧するポンプ回路（１０）と、ポンプ回路にクロックを出力する発振器（１２）と、ポンプ回路の出力ノード（１７）の電圧が第１の参照電圧より低い場合、発振器を動作させ、出力ノードの電圧が第２の参照電圧より高い場合、発振器を停止させる動作信号を発振器に出力する検出回路（１６）と、を具備する半導体装置およびその制御方法である。本発明によれば、ポンプ回路の出力ノードの電圧が目標の電圧以上のときは、発振器を停止する。そのため、ポンプ回路も停止する。よって、不要な電荷をグランドに流してしまうことがない。よって、昇圧回路の消費電力を削減することができる。
摘要翻译：提供了一种半导体器件，包括：用于升压连接到存储单元阵列的输出节点的泵电路（10）; 用于向泵电路输出时钟的振荡器（12）; 以及检测电路（16），用于如果所述泵电路的输出节点（17）的电压低于第一参考电压并且如果所述输出节点的电压高于第二参考电压则停止所述振荡器。还公开了一种半导体器件的控制方法。当泵电路的输出节点的电压等于或大于目标电压时，振荡器停止。为此，泵电路也停止。因此，不存在不必要的电荷流向地面的情况。因此，可以降低升压电路的功耗。

48. 发明申请

WO2006129344A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2006129344A1
公开(公告)日：2006-12-07
申请号：PCT/JP2005/009881
申请日：2005-05-30
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 鈴木清市
发明人：鈴木清市
IPC分类号： G11C16/28
CPC分类号： G11C16/28 , G11C8/14
摘要：　本発明は、レギュラセクタ（１０）内に配置され、ワードライン（１４）に接続されたレギュラセル（１６）と、レギュラセル（１０）からデータを読み出す際使用される複数のレファレンスセル（２６）と、を具備し、データを読み出すレギュラセル（１６）の有するワードライン距離に応じ、複数のレファレンスセル（２６）のうち１つが選択される半導体装置である。本発明によれば、レギュラセル（１６）とレファレンスセル（２６）のセンスアンプ（３０）への出力の遅延時間の差を小さくし、チップ面積の縮小化またはセンス動作を高速化することが可能な半導体装置を提供することができる。
摘要翻译：半导体器件设置有正规单元（16），其布置在正常扇区（10）中并连接到字线（14）; 以及在从正规单元（10）读取数据时要使用的多个参考单元（26）。在半导体器件中，对应于读取数据的常规单元（16）的字线距离来选择参考单元（26）之一。来自正常单元（16）和参考单元（26）的读出放大器（30）的输出延迟时间之间的差异减小，并且芯片面积减小或感测操作速度增加。

49. 发明申请

WO2006117851A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2006117851A1
公开(公告)日：2006-11-09
申请号：PCT/JP2005/008056
申请日：2005-04-27
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 纐纈洋章 , 東雅彦
发明人：纐纈洋章 , 東雅彦
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/792 , H01L27/105 , H01L27/11568 , H01L27/11573 , H01L29/42348 , H01L29/66833
摘要：　本発明は、半導体基板（１０）上に設けられたゲート電極（３１）と、ゲート電極と半導体基板の間に形成され、ゲート電極（３１）の下に電荷蓄積領域を有するＯＮＯ膜（１８）と、半導体基板（１０）に埋め込まれ、低濃度拡散領域（２４）と、低濃度拡散領域（２４）の中心部に形成され低濃度拡散領域（２４）より不純物濃度が高い高濃度拡散領域（２２）と、ソース領域およびドレイン領域を含むビットライン（２８）と、を具備する半導体装置である。これにより、トランジスタのソース・ドレイン耐圧の向上、電気的特性の揺らぎの抑制若しくはビットラインと半導体基板の接合電流の抑制することが可能な半導体装置を提供することができる。
摘要翻译：公开了一种半导体器件，包括形成在半导体衬底（10）上的栅极（31），形成在栅电极和半导体衬底之间并具有位于栅电极下方的电荷存储区的ONO膜（18） 31）和位于半导体衬底（10）中并包括低浓度扩散区（24）的位线（28），形成在低压扩散区（24）的中心部分的高浓度扩散区（22）浓度扩散区域（24），并且具有比低浓度扩散区域（24）更高的杂质浓度，源极区域和漏极区域。在该半导体器件中，源极/漏极耐受电压得到改善，并且抑制位线和半导体衬底之间的电特性或结电流的波动。

50. 发明申请

WO2006106577A1 半導体装置及びその制御方法审中-公开
标题翻译：半导体器件及其控制方法
公开(公告)号：WO2006106577A1
公开(公告)日：2006-10-12
申请号：PCT/JP2005/006310
申请日：2005-03-31
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 矢野勝 , 荒川秀貴 , 坂下基匡
发明人：矢野勝 , 荒川秀貴 , 坂下基匡
IPC分类号： G11C16/10
CPC分类号： G11C16/10
摘要：　本発明の半導体装置は、不揮発性メモリセルアレイと、前記不揮発性メモリセルアレイに書き込みと読み出しを行う書き込み・読み出し回路と、データ入出力回路と、前記書き込み・読み出し回路に接続され第1のデータを保持する第１のラッチ回路と前記データ入出力回路に接続され第２のデータを保持する第２のラッチ回路とを含む揮発性メモリセルアレイとを含む。さらに、半導体装置は、前記第１の書き込みデータ内のプログラムを行うビット数に応じて、前記第１の書き込みデータを反転する反転回路と、前記第１の書き込みデータを前記不揮発性メモリセルに書き込み中に、前記第２の書き込みデータを前記第２のラッチ回路にラッチするよう制御する制御回路とを含む。書き込み時間を短縮して回路面積の小さい半導体装置を提供できる。
摘要翻译：半导体器件包括非易失性存储单元阵列; 用于在非易失性存储单元阵列上写入和读取写/读电路; 数据输入/输出电路; 以及易失性存储单元阵列，其包括连接到用于保持第一数据的写/读电路的第一锁存电路，以及连接到数据输入/输出电路以保持第二数据的第二锁存电路。此外，半导体器件包括反相电路，其使与第一写入数据中的程序执行的位数相对应的第一写入数据反相，以及控制电路，其控制由第二锁存器锁存的第二写入数据而第一写入数据正被写入非易失性存储单元中。通过缩短写入时间来提供具有小电路面积的半导体器件。

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