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1. 发明申请

WO2007026391A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007026391A1
公开(公告)日：2007-03-08
申请号：PCT/JP2005/015693
申请日：2005-08-30
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 保坂真弥 , 岡西正富
发明人：保坂真弥 , 岡西正富
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/792 , H01L27/115 , H01L27/11568
摘要：　本発明は、半導体基板（１０）に形成された溝部（１１）と、溝部（１１）の両側面に設けられた第１のＯＮＯ膜（１８ａ）と、溝部（１１）間の前記半導体基板（１０）上に設けられた第２のＯＮＯ膜（１８ｂ）と、第１のＯＮＯ膜（１８ａ）の側面に設けられ、溝部（１１）の長手方向に延在する第１のワードライン（２２）と、第２のＯＮＯ膜（１８ｂ）上に設けられ、溝部（１１）の長手方向に延在し、第１のワードライン（２２）と電気的に分離した第２のワードライン（２４）と、を具備する半導体装置およびその製造方法である。本発明によれば、高記憶容量化が可能な半導体装置およびその製造方法を提供することができる。
摘要翻译：半导体器件包括形成在半导体衬底（10）中的沟槽（11），设置在沟槽（11）的两个侧壁上的第一ONO膜（18a），设置在半导体衬底（10）上的第二ONO膜（18b）在所述沟槽（11）之间，设置在所述第一ONO膜（18a）的侧壁上并在所述沟槽（11）的纵向方向上延伸的第一字线（22）和设置在所述沟槽第二ONO膜（18b），其在沟槽（11）的纵向延伸，并与第一字线（22）电隔离。还公开了半导体器件的制造方法。因此，提供了具有改善的存储容量的半导体器件及其制造方法。

2. 发明申请

WO2006077650A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2006077650A1
公开(公告)日：2006-07-27
申请号：PCT/JP2005/000875
申请日：2005-01-24
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 纐纈洋章 , 保坂真弥
发明人：纐纈洋章 , 保坂真弥
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/792
CPC分类号： H01L27/11563 , H01L21/266 , H01L21/28282 , H01L21/31111 , H01L27/105 , H01L27/11568 , H01L27/11573 , H01L29/45 , H01L29/513 , H01L29/518 , H01L29/66833 , H01L29/792
摘要：　半導体基板（２００）と、半導体基板上に形成されたＯＮＯ膜（２１０、２１２、２１６）と、ＯＮＯ膜上のコントロールゲート（２８０）と、第１の低抵抗層（２５０）と、第１の低抵抗層に接しかつ電流の流れる方向に連続して形成された第２の低抵抗層（２５２）を有し、第２の低抵抗層は第１の低抵抗層より小さなシート抵抗を有する。これにより、ビット線の高抵抗化を防ぎ、メモリセルを微細化可能であり、かつ周辺回路の製造工程の容易な半導体装置とその製造方法を提供することができる。
摘要翻译：半导体器件设置有半导体衬底（200）; 形成在半导体衬底上的ONO膜（210,212,216）在ONO膜上的控制门（280）; 第一低电阻层（250）; 和第二低电阻层（252），其与第一低电阻层接触并且在电流流动方向上连续地形成。第二低电阻层具有比第一低电阻层小的薄层电阻。因此，防止了位线的电阻变高的半导体器件，可以使存储单元微型化，并且外围电路制造工艺容易，并且提供了制造这种半导体器件的方法。

3. 发明申请

WO2007026494A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007026494A1
公开(公告)日：2007-03-08
申请号：PCT/JP2006/315099
申请日：2006-07-31
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 保坂真弥 , 岡西正富 , 許男鎮
发明人：保坂真弥 , 岡西正富 , 許男鎮
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/792 , H01L27/115 , H01L27/11568
摘要：　本発明は、半導体基板（１０）に形成された溝部（１１）と、溝部（１１）の両側面に設けられた第１のＯＮＯ膜（１８）と、第１のＯＮＯ膜（１８）の側面に設けられ、溝部（１１）の長手方向に延在する第１のワードライン（２２）と、を有する半導体装置およびその製造方法である。本発明によれば、高記憶容量化が可能な半導体装置およびその製造方法を提供することができる。
摘要翻译：半导体器件设置有形成在半导体衬底（10）上的沟槽部（11）。布置在槽部分（11）的两个侧面上的第一ONO膜（18）; 以及布置在第一ONO膜（18）的侧面上并在槽部（11）的纵向方向上延伸的第一字线（22）。还提供了一种用于制造这种半导体器件的方法。通过半导体器件及其制造方法，可以实现高存储容量。

4. 发明申请

WO2007000808A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007000808A1
公开(公告)日：2007-01-04
申请号：PCT/JP2005/011814
申请日：2005-06-28
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 保坂真弥
发明人：保坂真弥
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11568 , H01L21/76229 , H01L27/115
摘要：　半導体基板（１０）内に形成されたビットライン（１４）と、ビットライン（１４）上にビットライン（１４）の長手方向に連続して設けられた絶縁膜ライン（１８）と、ビットライン（１４）間の半導体基板（１０）上に設けられたゲート電極（１６）と、ゲート電極（１６）上に接して設けられ、ビットライン（１４）の幅方向に延在したワードライン（２０）と、ビットライン（１４）間でありワードライン（２０）間の半導体基板に形成されたトレンチ部（２２）と、を具備する半導体装置およびその製造方法である。本発明によれば、ワードライン（１４）間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供することができる。
摘要翻译：提供了一种半导体器件，包括形成在半导体衬底（10）中的位线（14），在位线（14）的纵向方向上连续地布置在位线（14）上的绝缘膜线（18），布置在半导体衬底（10）上的位线（14）之间的栅电极（16），布置在栅极（16）上并在位线（14）的宽度方向上延伸的字线（20）沟槽部分（22）形成在半导体衬底上的位线（14）和字线（20）之间。还公开了制造半导体器件的方法。可以提供能够分离字线（14）之间的元件并制作精细存储单元的半导体器件及其制造方法。

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