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31. 发明申请

WO2011080770A1 USE OF DECREASING VERIFY CURRENTS IN A SET PROGRAMMING CYCLE OF A PHASE CHANGE MEMORY 审中-公开
标题翻译：在相位变化记忆的集合编程周期中使用验证电流的使用
公开(公告)号：WO2011080770A1
公开(公告)日：2011-07-07
申请号：PCT/IT2009/000584
申请日：2009-12-29
申请人： BEDESCHI, Ferdinando
发明人： BEDESCHI, Ferdinando
IPC分类号： G11C16/02
CPC分类号： G11C13/0064 , G11C13/0004 , G11C13/0069 , G11C2013/0078 , G11C2013/0092
摘要： Subject matter disclosed herein relates to a memory device, and more particularly to write performance of a phase change memory, with the use of verify reference current values which decreas in step with the individual bias pulses used to set the phase charge memory to a low resistane state.
摘要翻译：本文公开的主题涉及存储器件，更具体地说，涉及使用验证参考电流值来写入相变存储器的性能，所述验证参考电流值与用于将相位电荷存储器设置为低电阻率的各个偏置脉冲相反地减小州。

32. 发明申请

WO2011065183A1 SEMICONDUCTOR DEVICE INCLUDING MEMORY CELL 审中-公开
标题翻译：包含存储器单元的半导体器件
公开(公告)号：WO2011065183A1
公开(公告)日：2011-06-03
申请号：PCT/JP2010/069245
申请日：2010-10-25
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , KAMATA, Koichiro , SEKINE, Yusuke
发明人： KAMATA, Koichiro , SEKINE, Yusuke
IPC分类号： G11C16/02 , G11C16/04 , H01L21/8242 , H01L21/8247 , H01L27/10 , H01L27/108 , H01L27/115 , H01L29/786 , H01L29/788 , H01L29/792
CPC分类号： G11C16/0433 , G11C16/02 , G11C16/0483 , H01L27/1156 , H01L27/1225 , H01L29/7869
摘要： A nonvolatile memory includes a memory cell including a first transistor and a second transistor. The first transistor includes a first channel, a first gate electrode, a first source electrode, and a first drain electrode. The second transistor includes a second channel made of oxide semiconductor material, a second gate electrode, a second source electrode, and a second drain electrode. One of the second source electrode and the second drain electrode is electrically connected to the first gate electrode. Data writing in the memory cell is done by raising the potential of a node between one of the second source electrode and the second drain electrode and the first gate electrode. Data erasure in the memory cell is done by irradiating the second channel with ultraviolet light and lowering the potential of the node.
摘要翻译：非易失性存储器包括具有第一晶体管和第二晶体管的存储单元。第一晶体管包括第一沟道，第一栅极，第一源极和第一漏极。第二晶体管包括由氧化物半导体材料制成的第二沟道，第二栅电极，第二源电极和第二漏电极。第二源电极和第二漏电极中的一个电连接到第一栅电极。通过提高第二源电极和第二漏电极之间的节点与第一栅电极之间的节点的电位来进行存储单元中的数据写入。通过用紫外线照射第二通道并降低节点的电位来完成存储单元中的数据擦除。

33. 发明申请

WO2011064866A1 不揮発性半導体記憶装置及びその消去方法审中-公开
标题翻译：非易失性半导体存储器件及其擦除方法
公开(公告)号：WO2011064866A1
公开(公告)日：2011-06-03
申请号：PCT/JP2009/069974
申请日：2009-11-26
申请人：富士通セミコンダクター株式会社 , 鳥井智史
发明人：鳥井　智史
IPC分类号： H01L21/8247 , G11C16/02 , G11C16/06 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C16/14 , H01L21/823462 , H01L27/0922 , H01L27/11519 , H01L27/11526 , H01L27/11546
摘要：　メモリセルＭＣのドレイン側を共通接続する第１のビット線ＬＢＬと、メモリセルトランジスタＭＴのコントロールゲートを共通接続するワード線ＷＬと、第２のビット線ＭＢＬの電位を制御する列デコーダ１２と、ワード線の電位を制御する行デコーダ１４と、第１のビット線と第２のビット線との間に設けられた第１のトランジスタであって、ソースが第１のビット線に接続され、ドレインが第２のビット線を介して列デコーダに接続された第１のトランジスタＳＳＴと、第１のトランジスタのゲートの電位を制御する第１の制御部２３とを有し、メモリセルは第１のウェル２６上に形成されており、第１のトランジスタは第１のウェルと電気的に分離された第２のウェル７４ＰＳ上に形成されており、第１のトランジスタのゲート絶縁膜の膜厚は、行デコーダ内に設けられ、ワード線に接続された第２のトランジスタのゲート絶縁膜の膜厚より薄い。
摘要翻译：公开了一种非易失性半导体存储器件，其具有：在存储器单元（MC）的漏极侧之间形成公共连接的第一位线（LBL）; 形成存储单元晶体管（MT）的控制栅极之间的公共连接的字线（WL）; 控制第二位线（MBL）的电位的列解码器（12）; 行解码器（14），其控制字线的电位; 设置在第一位线和第二位线之间的第一晶体管（SST），其源极连接到第一位线，其漏极经由第二位线连接到列解码器; 以及控制第一晶体管的栅极的电位的第一控制单元（23）。存储单元形成在第一阱（26）中，并且第一晶体管形成在与第一阱电隔离的第二阱（74PS）中。第一晶体管上的栅极绝缘膜比在行解码器中设置并连接到字线的第二晶体管上的栅极绝缘膜薄。

34. 发明申请

WO2011064057A1 PHASE CHANGE MEMORY ELEMENT 审中-公开
标题翻译：相变记忆元素
公开(公告)号：WO2011064057A1
公开(公告)日：2011-06-03
申请号：PCT/EP2010/066131
申请日：2010-10-26
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM UNITED KINGDOM LIMITED , BREITWISCH, Matthew, Joseph , LAM, Chung, Hon
发明人： BREITWISCH, Matthew, Joseph , LAM, Chung, Hon
IPC分类号： G11C13/00 , H01L27/24 , H01L45/00 , G11C16/02
CPC分类号： H01L45/148 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/1246 , H01L45/143 , H01L45/144 , H01L45/1683 , H01L45/1691
摘要： A method of fabricating a phase change memory element within a semiconductor structure and a semiconductor structure having the same that includes etching an opening to an upper surface of a bottom electrode, the opening being formed of a height equal to a height of a metal region formed within a dielectric layer at a same layer within the semiconductor structure, depositing a conformal film within the opening and recessing the conformal film to expose the upper surface of the bottom electrode, depositing phase change material within the opening, recessing the phase change material within the opening, and forming a top electrode on the recessed phase change material.
摘要翻译：一种制造半导体结构内的相变存储元件的方法以及具有这样的半导体结构的方法，该方法包括蚀刻对底部电极的上表面的开口，所述开口由与形成的金属区域的高度相等的高度形成在半导体结构内的相同层的电介质层内，在开口内沉积共形膜并使保形膜凹陷以暴露底部电极的上表面，在开口内沉积相变材料，将相变材料凹入内打开并在凹陷相变材料上形成顶部电极。

35. 发明申请

WO2011055755A1 不揮発性半導体記憶装置における書き込み方法及び不揮発性半導体記憶装置审中-公开
标题翻译：用于写入非易失性半导体存储器件和非易失性半导体存储器件的方法
公开(公告)号：WO2011055755A1
公开(公告)日：2011-05-12
申请号：PCT/JP2010/069622
申请日：2010-11-04
申请人：三井田高
发明人：三井田　高
IPC分类号： G11C16/02 , G11C16/04 , G11C16/06 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C16/3418 , G11C16/0483 , G11C16/10 , H01L27/11521
摘要：　Ｎ型の半導体からなるＮウェルの中にＰ型の半導体からなるＰウェルを形成するとともに、前記Ｐウェルの表面上に、電気的に書き換え可能な複数の不揮発性のメモリセルを直列に接続したＮＡＮＤ束をマトリックス状に配列してなるメモリセルアレイを具備する不揮発性半導体記憶装置における書き込み方法であって、前記メモリセルに対する書き込み期間（ｔ０→ｔ４の期間）におけるプログラム電圧の印加による書き込み動作（ｔ３→ｔ４の期間）の前の期間に前記ＮＡＮＤ束の全てのメモリセルのワード線に第１の電圧を印加するとともに、前記Ｐウェルに第１の電圧よりも高い第２の電圧ＣＰＷを印加し、さらに前記書き込み期間において前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように前記Ｐウェル及び前記Ｎウェル間に逆バイアス電圧ＣＮＷを印加する。
摘要翻译：公开了一种在由N型半导体制成的N阱中形成的P型半导体构成的P阱的非易失性半导体存储器件中写入的方法，其特征在于，具备由以矩阵形式布置在其中多个电可重写非易失性存储单元串联连接的P阱NAND束的表面上。在通过在写入周期（周期t0〜t4）中施加编程电压而执行的写入操作（周期t3→t4）之前的周期期间，将第一电压施加到NAND束中的所有存储单元的字线，并且将高于第一电压的第二电压（CPW）施加到P阱。此外，在P阱和N阱之间施加反向偏置电压（CNW），使得N阱在写入周期内相对于P阱反向偏置。

36. 发明申请

WO2010146770A1 不揮発性メモリ审中-公开
标题翻译：非易失性存储器
公开(公告)号：WO2010146770A1
公开(公告)日：2010-12-23
申请号：PCT/JP2010/003415
申请日：2010-05-21
申请人：パナソニック株式会社 , 冨田泰弘
发明人：冨田泰弘
IPC分类号： G11C16/06 , G11C16/02
CPC分类号： G11C16/0475 , G11C16/10
摘要：　不揮発性メモリにおいて、バッファ６に、対向ビットがプログラム状態である外部ビットデータを格納して、プログラムを行う。プログラムレベルはパルス毎にステップアップする。プログラムレベルがしきい値に到達すると、前記バッファ６に未プログラムデータを格納し、プログラムを継続する。従って、対向ビットのプログラム状態によりプログラム特性が変動し、プログラムパルス数の増加やプログラム時のしきい値分布が広がることを抑制し、低コストで高速かつ高信頼性のプログラムを実現する。
摘要翻译：公开了一种非易失性存储器，其中相对的位表示程序的执行状态的外部位数据被存储在缓冲器（6）中，并且执行程序。程序执行级别在每个脉冲上加大。当程序执行级别达到阈值时，默认数据存储在缓冲区（6）中，程序继续执行。以这种方式，可以抑制由相对位的程序执行状态引起的程序执行特性的变化，程序执行脉冲的数量的增加和执行程序时的阈值分布的扩展，以及程序可高速执行，可靠性高，成本低廉。

37. 发明申请

WO2010125695A1 PROGRAMMING METHOD FOR NAND FLASH MEMORY DEVICE 审中-公开
标题翻译： NAND闪存存储器件的编程方法
公开(公告)号：WO2010125695A1
公开(公告)日：2010-11-04
申请号：PCT/JP2009/058788
申请日：2009-04-30
申请人： Powerchip Corporation , Powerchip Semiconductor Corporation , MIIDA, Takashi , SHIROTA, Riichiro , ARAKAWA, Hideki , YANG, Ching Sung , LIN, Ruei-Ling
发明人： MIIDA, Takashi , SHIROTA, Riichiro , ARAKAWA, Hideki , YANG, Ching Sung , LIN, Ruei-Ling
IPC分类号： G11C16/06 , G11C16/02 , G11C16/04 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C16/3427 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/102 , G11C16/3418 , H01L27/11524 , H01L27/11526
摘要： In a programming method for a NAND flash memory device, a self-boosting scheme is used to eliminate excess electrons in the channel of an inhibit cell string that would otherwise cause programming disturb. The elimination is enabled by applying a negative voltage to word lines connected to the inhibit cell string before boosting the channel, and this leads to bringing high program immunity. A row decoder circuitry to achieve the programming operation and a file system architecture based on the programming scheme to improve the efficiency of file management are also described.
摘要翻译：在NAND闪速存储器件的编程方法中，使用自增强方案来消除否则会导致编程干扰的抑制单元串的通道中的多余电子。在增强通道之前，通过对连接到禁止单元串的字线施加负电压来实现消除，并且这导致高程序抗扰性。还描述了实现编程操作的行解码器电路和基于编程方案的文件系统架构以提高文件管理的效率。

38. 发明申请

WO2010123978A1 REDUCED COMPLEXITY ARRAY LINE DRIVERS FOR 3D MATRIX ARRAYS 审中-公开
标题翻译：减少复杂的阵列线驱动器为3D矩阵阵列
公开(公告)号：WO2010123978A1
公开(公告)日：2010-10-28
申请号：PCT/US2010/031876
申请日：2010-04-21
申请人： SANDISK 3D LLC , SCHEUERLEIN, Roy, E. , FASOLI, Luca
发明人： SCHEUERLEIN, Roy, E. , FASOLI, Luca
IPC分类号： G11C5/02 , G11C5/06 , G11C8/10 , G11C8/12 , G11C11/16 , G11C11/22 , G11C7/10 , G11C13/02 , G11C16/02
CPC分类号： G11C11/22 , G11C5/025 , G11C5/063 , G11C8/10 , G11C8/12 , G11C11/16 , G11C13/0002 , G11C13/0026 , G11C17/18 , G11C2213/71 , G11C2213/72
摘要： A method of biasing a nonvolatile memory array. The nonvolatile memory array includes a first and second plurality of Y lines, a plurality of X lines, a first and second plurality of two terminal memory cells. Each first and second memory cell is coupled to one of the first or second plurality of Y lines and one of the plurality of X lines, respectively. Substantially all of the first plurality and second plurality of Y lines are driven to a Y line unselect voltage. At least one selected Y line of the first plurality of Y lines is driven to a Y line select voltage while floating remaining Y lines of the first plurality of Y lines and while driving substantially all of the second plurality of Y lines to the Y line unselect voltage.
摘要翻译：一种偏置非易失性存储器阵列的方法。非易失性存储器阵列包括第一和第二多个Y线，多个X线，第一和第二多个两个终端存储器单元。每个第一和第二存储器单元分别耦合到第一或第二多个Y线中的一个以及多个X线中的一个。基本上所有第一和第二多条Y线被驱动到Y线取消选择电压。第一多个Y线中的至少一个选择的Y线被驱动到Y线选择电压，同时浮置第一多个Y线的剩余Y线，同时驱动基本上所有第二多条Y线到Y线取消选择电压。

39. 发明申请

WO2010042365A3 ARCHITECTURE AND METHOD FOR MEMORY PROGRAMMING 审中-公开
标题翻译：用于存储器编程的架构和方法
公开(公告)号：WO2010042365A3
公开(公告)日：2010-06-03
申请号：PCT/US2009059009
申请日：2009-09-30
申请人： MICRON TECHNOLOGY INC , VALI TOMMASO , SANTIN GIOVANNI , INCARNATI MICHELE , MOSCHIANO VIOLANTE
发明人： VALI TOMMASO , SANTIN GIOVANNI , INCARNATI MICHELE , MOSCHIANO VIOLANTE
IPC分类号： G11C16/34 , G11C16/02 , G11C16/04 , G11C16/10
CPC分类号： G11C16/3427 , G11C11/5628 , G11C16/10 , G11C16/3418 , G11C27/02 , G11C2211/5642 , G11C2211/5646
摘要： Methods of programming a memory, memory devices, and systems are disclosed, for example. In one such method, each data line of a memory to be programmed is biased differently depending upon whether one or more of the data lines adjacent the data line are inhibited. In one such system, a connection circuit provides data corresponding to the inhibit status of a target data line to page buffers associated with data lines adjacent to the target data line.
摘要翻译：例如，公开了存储器，存储器件和系统的编程方法。在一种这样的方法中，根据是否禁止与数据线相邻的一条或多条数据线，要编程的存储器的每条数据线被不同地偏置。在一个这样的系统中，连接电路将对应于目标数据线的禁止状态的数据提供给与与目标数据线相邻的数据线相关联的寻呼缓冲器。

40. 发明申请

WO2010042365A2 ARCHITECTURE AND METHOD FOR MEMORY PROGRAMMING 审中-公开
标题翻译：存储器编程的体系结构和方法
公开(公告)号：WO2010042365A2
公开(公告)日：2010-04-15
申请号：PCT/US2009/059009
申请日：2009-09-30
申请人： MICRON TECHNOLOGY, INC. , VALI, Tommaso , SANTIN, Giovanni , INCARNATI, Michele , MOSCHIANO, Violante
发明人： VALI, Tommaso , SANTIN, Giovanni , INCARNATI, Michele , MOSCHIANO, Violante
IPC分类号： G11C16/34 , G11C16/10 , G11C16/04 , G11C16/02
CPC分类号： G11C16/3427 , G11C11/5628 , G11C16/10 , G11C16/3418 , G11C27/02 , G11C2211/5642 , G11C2211/5646
摘要： Methods of programming a memory, memory devices, and systems are disclosed, for example. In one such method, each data line of a memory to be programmed is biased differently depending upon whether one or more of the data lines adjacent the data line are inhibited. In one such system, a connection circuit provides data corresponding to the inhibit status of a target data line to page buffers associated with data lines adjacent to the target data line.
摘要翻译：例如，公开了编程存储器，存储器件和系统的方法。在一种这样的方法中，要被编程的存储器的每个数据线根据与数据线相邻的一条或多条数据线是否被禁止而被不同地偏置。在一个这样的系统中，连接电路将与目标数据线的禁止状态对应的数据提供给与与目标数据线相邻的数据线相关联的页面缓冲区。

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