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91. 发明申请

WO2016147264A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2016147264A1
公开(公告)日：2016-09-22
申请号：PCT/JP2015/057539
申请日：2015-03-13
申请人：三菱電機株式会社
发明人：鈴木　健司 , 楢崎　敦司 , 上馬場　龍 , 深田　祐介 , 中村　勝光
IPC分类号： H01L29/739 , H01L21/336 , H01L29/78 , H01L29/861 , H01L29/868
CPC分类号： H01L21/26513 , H01L21/268 , H01L21/283 , H01L21/324 , H01L29/0696 , H01L29/0804 , H01L29/0821 , H01L29/1004 , H01L29/1602 , H01L29/167 , H01L29/2003 , H01L29/36 , H01L29/41708 , H01L29/456 , H01L29/66136 , H01L29/66348 , H01L29/739 , H01L29/7397 , H01L29/78 , H01L29/861
摘要：　ｎ型シリコン基板（１）の表面にｐ型ベース層（２）が形成されている。ｎ型シリコン基板（１）の裏面に第１及び第２のｎ＋型バッファ層（８，９）が形成されている。第１のｎ＋型バッファ層（８）は加速電圧が異なる複数回のプロトンの注入で形成され、ｎ型シリコン基板（１）の裏面からの深さが異なる複数のピーク濃度を有する。第２のｎ＋型バッファ層（９）はリンの注入で形成されている。リンのピーク濃度の位置はプロトンのピーク濃度の位置よりもｎ型シリコン基板（１）の裏面から浅い。リンのピーク濃度はプロトンのピーク濃度よりも高い。プロトンのピーク濃度の位置においてプロトンの濃度がリンの濃度よりも高い。
摘要翻译：在n型硅衬底（1）的前表面上形成p型基底层（2）。在n型硅衬底（1）的后表面上形成第一和第二n +型缓冲层（8,9）。第一n +型缓冲层（8）通过在不同加速电压下多次的质子注入形成，并且在与n型硅衬底（1）的后表面不同深度处具有多个峰值浓度。通过磷注入形成第二n +型缓冲层（9）。磷的峰浓度位置比来自n型硅衬底（1）的后表面的质子的峰浓度位置浅。磷峰浓度高于质子峰浓度。在质子峰浓度位置，质子浓度高于磷浓度。

92. 发明申请

WO2016133027A1 半導体装置及び半導体装置の製造方法审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：WO2016133027A1
公开(公告)日：2016-08-25
申请号：PCT/JP2016/054201
申请日：2016-02-12
申请人：富士電機株式会社
发明人：白川　徹 , 高橋　英紀
IPC分类号： H01L29/78 , H01L21/336 , H01L29/739
CPC分类号： H01L29/7397 , H01L21/2253 , H01L21/26513 , H01L29/0696 , H01L29/1095 , H01L29/66348
摘要：　平面視で、第１方向に延伸して形成され、トレンチゲートよりも浅い１以上のトレンチゲートと、第１方向に、互いに離間して形成され、トレンチゲートよりも浅く、第１導電型領域よりも深い１以上の第１導電型領域と、第１方向に、第１導電型領域と交互に形成された１以上の第２導電型領域と、１以上のトレンチゲートから離間して形成された、第２導電型領域よりも濃度の高い第２導電型のトレンチ離間領域とを備え、トレンチ離間領域は、平面視で第１導電型領域内であって、且つ、第１導電型領域よりも裏面側に形成される半導体装置を提供する。
摘要翻译：提供了一种半导体器件，其设置有：一个或多个沟槽栅极，其形成为在平面图中观察时沿第一方向延伸，并且比沟槽栅极浅; 一个或多个第一导电类型区域，其形成在第一方向上彼此间隔一定距离处，并且比沟槽栅极浅，但比第一导电类型区域深; 一个或多个第二导电类型区域，其形成为在第一方向上与第一导电类型区域交替; 以及形成在与所述一个或多个沟槽栅极一定距离处并且具有比所述第二导电类型区域更高的浓度的第二导电类型的沟槽分离区域。当在平面图中观察时，沟槽分离区域形成在第一导电类型区域内，并且形成为比第一导电类型区域更靠近背面。

93. 发明申请

WO2016120053A1 INSULATED GATE POWER SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SUCH A DEVICE 审中-公开
标题翻译：绝缘栅功率半导体器件及其制造方法
公开(公告)号：WO2016120053A1
公开(公告)日：2016-08-04
申请号：PCT/EP2016/050425
申请日：2016-01-12
申请人： ABB TECHNOLOGY AG
发明人： DE-MICHIELIS, Luca , CORVASCE, Chiara
IPC分类号： H01L29/739 , H01L29/66 , H01L29/06 , H01L21/04 , H01L21/225 , H01L29/08
CPC分类号： H01L29/7397 , H01L21/2253 , H01L29/0623 , H01L29/0834 , H01L29/66348
摘要： An insulated gate power semiconductor device (1) has an (n-) doped drift layer (5) between an emitter side (22) and a collector side (27). A trench gate electrode (7) has a trench bottom (76) and trench lateral sides (75) and extends to a trench depth (77). A p doped first protection pillow (8) covers the trench bottom (76). An n doped second protection pillow (9) encircles the trench gate electrode (7) at its trench lateral sides (75). The second protection pillow (9) has a maximum doping concentration in a first depth (90), which is at least half the trench depth (77), wherein a doping concentration of the second protection pillow decreases towards the emitter side (22) from the maximum doping concentration to a value of not more than half the maximum doping concentration. An n doped enhancement layer (95) has a maximum doping concentration in a second depth (97), which is lower than the first depth (90), wherein the doping concentration has a local doping concentration minimum between the second depth (97) and the first depth (90).
摘要翻译：绝缘栅功率半导体器件（1）在发射极侧（22）和集电极侧（27）之间具有（n-）掺杂漂移层（5）。沟槽栅电极（7）具有沟槽底部（76）和沟槽横向侧面（75）并且延伸到沟槽深度（77）。 p掺杂的第一保护枕头（8）覆盖沟槽底部（76）。 n掺杂的第二保护枕头（9）在其沟槽侧面（75）处包围沟槽栅电极（7）。第二保护枕头（9）在第一深度（90）中具有至少一半的沟槽深度（77）的最大掺杂浓度，其中第二保护枕头的掺杂浓度从发射极侧（22）向最大掺杂浓度不超过最大掺杂浓度的一半。 n掺杂增强层（95）在第二深度（97）中具有低于第一深度（90）的最大掺杂浓度，其中掺杂浓度在第二深度（97）和第一深度（90）。

94. 发明申请

WO2016098409A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：WO2016098409A1
公开(公告)日：2016-06-23
申请号：PCT/JP2015/076122
申请日：2015-09-15
申请人：富士電機株式会社
发明人：内藤　達也
IPC分类号： H01L29/06 , H01L21/336 , H01L29/739 , H01L29/78
CPC分类号： H01L29/7397 , H01L21/265 , H01L21/82285 , H01L27/0825 , H01L29/0619 , H01L29/0696 , H01L29/1095 , H01L29/407 , H01L29/4238 , H01L29/66348 , H01L29/78
摘要：　メサ部とフローティング部とを分離するトレンチと、トレンチ内に形成された電極と、トレンチが囲む領域の外側において、メサ部とフローティング部の配列方向に沿って形成された外側配線部とを備え、外側配線部のメサ部およびフローティング部側の端辺は、フローティング部に対向する領域の少なくとも一部に形成され、トレンチを越えてフローティング部側に突出する突出部と、メサ部に対向する領域の少なくとも一部に形成され、突出部よりも外側配線部側に凹んでいる凹部とを有する半導体装置を提供する。
摘要翻译：本发明提供一种半导体器件，包括：从浮动部分隔开台面部分的沟槽; 形成在沟槽中的电极; 以及外部配线部，其沿着所述台面部的排列方向和在由所述沟槽围绕的区域的外侧的所述浮动部形成，其中，所述外部配线部的所述台面部的一侧的端侧和浮动部分包括形成在面向浮动部分的区域的至少一部分上并且朝向浮动部分突出超过沟槽的突起，并且还包括形成在面向台面部分的区域的至少一部分上的凹部并且相对于突起朝着外部布线部分凹陷。

95. 发明申请

WO2016051970A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件和半导体器件制造方法
公开(公告)号：WO2016051970A1
公开(公告)日：2016-04-07
申请号：PCT/JP2015/072880
申请日：2015-08-12
申请人：富士電機株式会社
发明人：小野澤　勇一
IPC分类号： H01L29/739 , H01L21/265 , H01L21/28 , H01L21/324 , H01L21/336 , H01L29/78
CPC分类号： H01L29/66348 , H01L21/2225 , H01L21/2253 , H01L21/263 , H01L21/26506 , H01L21/3003 , H01L21/3223 , H01L21/3225 , H01L21/324 , H01L29/0619 , H01L29/0638 , H01L29/0804 , H01L29/0821 , H01L29/0834 , H01L29/1004 , H01L29/1037 , H01L29/105 , H01L29/1095 , H01L29/32 , H01L29/365 , H01L29/401 , H01L29/41708 , H01L29/42304 , H01L29/4236 , H01L29/456 , H01L29/4958 , H01L29/732 , H01L29/7373 , H01L29/7397 , H01L29/78 , H01L2924/13055
摘要：半導体基板の裏面側からプロトンを注入して、半導体基板内部の欠陥に加えて、半導体基板の表面側におけるチャネル形成領域の欠陥も回復させる。これにより、ゲート閾値電圧のバラつきを低減し、逆電圧印加時の漏れ電流を低減する。裏面側において、プロトンを含むｎ型不純物領域を有する半導体基板と、半導体基板の表面側においてプロトンに対する遮蔽効果を有するバリアメタルとを備える、半導体装置を提供する。
摘要翻译：为了通过从半导体衬底的后表面侧注入质子，除了半导体衬底内部的缺陷之外，还可以使半导体衬底的表面侧的沟道形成区域中的缺陷减少，从而减小栅极阈值电压的变化并且当施加反向电压时减小泄漏电流。本发明提供一种半导体器件，其具有：在背面侧具有包含质子的n型杂质区的半导体衬底; 以及在半导体衬底的正面侧具有相对于质子的阻挡效果的阻挡金属。

96. 发明申请

WO2015119709A1 VERTICAL POWER MOSFET INCLUDING PLANAR CHANNEL 审中-公开
标题翻译：垂直功率MOSFET，包括平面通道
公开(公告)号：WO2015119709A1
公开(公告)日：2015-08-13
申请号：PCT/US2014/068857
申请日：2014-12-05
申请人： MAXPOWER SEMICONDUCTOR, INC.
发明人： ZENG, Jun , DARWISH, Mohamed N. , PU, Kui , SU, Shih-Tzung
IPC分类号： H01L29/78 , H01L29/732 , H01L21/8224
CPC分类号： H01L29/7813 , H01L29/0619 , H01L29/0623 , H01L29/0634 , H01L29/0834 , H01L29/0878 , H01L29/1095 , H01L29/407 , H01L29/41766 , H01L29/4236 , H01L29/42368 , H01L29/6634 , H01L29/66348 , H01L29/66727 , H01L29/66734 , H01L29/7396 , H01L29/7397 , H01L29/7802 , H01L29/7811
摘要： A power MOSFET cell includes an N+ silicon substrate having a drain electrode. A low dopant concentration N-type drift layer is grown over the substrate. Alternating N and P-type columns are formed over the drift layer with a higher dopant concentration. An N-type layer, having a higher dopant concentration than the drift region, is then formed and etched to have sidewalls. A P-well is formed in the N-type layer, and an N+ source region is formed in the P-well. A gate is formed over the P-well's lateral channel and next to the sidewalls as a vertical field plate. A source electrode contacts the P-well and source region. A positive gate voltage inverts the lateral channel and increases the conduction along the sidewalls. Current between the source and drain flows laterally and then vertically through the various N layers. On resistance is reduced and the breakdown voltage is increased.
摘要翻译：功率MOSFET单元包括具有漏电极的N +硅衬底。在衬底上生长低掺杂浓度的N型漂移层。在漂移层上形成交替的N型和P型列，掺杂浓度较高。然后形成具有比漂移区更高的掺杂剂浓度的N型层并蚀刻以具有侧壁。在N型层中形成P阱，在P阱中形成N +源极区。在P阱的横向通道上形成一个栅极，并且在侧壁上形成一个垂直场板。源电极接触P阱和源极区。正栅极电压反转横向沟道并增加沿着侧壁的导电。源极和漏极之间的电流横向流动，然后垂直穿过各种N层。导通电阻降低，击穿电压增加。

97. 发明申请

WO2015087507A1 絶縁ゲートバイポーラトランジスタおよびその製造方法审中-公开
标题翻译：绝缘栅双极晶体管及其生产方法
公开(公告)号：WO2015087507A1
公开(公告)日：2015-06-18
申请号：PCT/JP2014/006010
申请日：2014-12-02
申请人：株式会社アルバック
发明人：隣　嘉津彦 , 中川　明夫 , 横尾　秀和 , 鈴木　英夫
IPC分类号： H01L29/739 , H01L21/265 , H01L21/336 , H01L29/12 , H01L29/78
CPC分类号： H01L29/7397 , C30B15/00 , H01L21/265 , H01L21/26506 , H01L21/324 , H01L29/0638 , H01L29/1095 , H01L29/32 , H01L29/66348 , H01L29/78
摘要：【課題】素子のさらなる微細化あるいは高品質化を実現することができる絶縁ゲートバイポーラトランジスタの製造方法を提供する。【解決手段】本発明の一実施形態は、ＭＣＺ法で作製された第１導電型の半導体基板を準備することを含む。上記半導体基板の第１の表面に第２導電型のベース層１２と、第１導電型のエミッタ領域１３と、ゲート電極１４が形成される。上記半導体基板の第２の表面を加工することで上記半導体基板が薄化され、薄化された上記第２の表面にホウ素を注入することで、第２導電型のコレクタ層１５が形成される。上記半導体基板の内部であってコレクタ層１５との隣接領域に水素を注入することで、上記半導体基板よりも不純物濃度が高い第１導電型のバッファ層１６が形成される。
摘要翻译：为了提供绝缘栅双极型晶体管的制造方法，能够提高元件的小型化和质量。 [解决方案]本发明的一个实施方案包括制备使用MCZ方法制造的第一导电半导体衬底。在半导体衬底的第一表面上形成第二导电基底层（12），第一导电发射极区域（13）和栅电极（14）。通过加工半导体衬底的第二表面来减薄半导体衬底，并且通过将硼注入稀薄的第二表面中而形成第二导电集电极层（15）。通过将氢注入半导体衬底内部并与集电极层（15）相邻的区域，形成具有比半导体衬底高的杂质浓度的第一导电缓冲层（16）。

98. 发明申请

WO2015087483A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2015087483A1
公开(公告)日：2015-06-18
申请号：PCT/JP2014/005636
申请日：2014-11-10
申请人：富士電機株式会社
发明人：八尾　典明 , 阿部　和
IPC分类号： H01L29/861 , H01L21/329 , H01L21/8234 , H01L27/04 , H01L27/06 , H01L29/78 , H01L29/868
CPC分类号： H01L23/34 , H01L21/26513 , H01L21/76 , H01L29/04 , H01L29/0696 , H01L29/16 , H01L29/66136 , H01L29/66348 , H01L29/7397 , H01L29/861 , H01L29/868 , H01L2924/0002 , H01L2924/00
摘要：　半導体装置は、絶縁膜（７）上に設けられた第１導電型の薄膜半導体層（１４）からなるカソード領域（１４Ａ）と、絶縁膜上にカソード領域とｐｎ接合をなすように設けられた第２導電型の薄膜半導体層（１５）からなるアノード領域（１５Ａ）と覆う層間絶縁膜（１６）と、層間絶縁膜上に設けられ、層間絶縁膜を貫通する第１コンタクトホール（１８）を介してカソード領域に接続するカソード電極（２１）と、層間絶縁膜上に設けられ、層間絶縁膜を貫通する第２コンタクトホール（１９）を介してアノード領域に接続するアノード電極（２２）とを備え、ｐｎ接合の界面（２３）に近い側の第１コンタクトホールの端部から界面までの電流経路の長さと、界面に近い側の第２コンタクトホールの端部から界面までの電流経路の長さのうち、カソード領域及び前記アノード領域のうちのシート抵抗の大きな方の長さが短い。
摘要翻译：半导体器件具有：覆盖由设置在绝缘膜（7）上的第一导电型薄膜半导体层（14）形成的阴极区域（14A）的层间绝缘膜（16）和阳极区域（15A），其由设置在所述绝缘膜上的第二导电型薄膜半导体层（15）形成，以便与所述阴极区域形成pn结; 设置在所述层间绝缘膜上并通过穿过所述层间绝缘膜的第一接触孔（18）连接到所述阴极区域的阴极电极（21）以及设置在所述层间绝缘膜上并通过穿过所述层间绝缘膜的第二接触孔（19）连接到所述阳极区域的阳极电极（22）。从pn结的接口（23）延伸到最接近所述接口的第一接触孔的边缘部分的电流路径的长度以及从接口延伸到边界部分的电流路径的长度最接近界面的第二接触孔被设定为使阴极区域或具有较大薄层电阻的阳极区域中的上述一个长度较短。

99. 发明申请

WO2015050262A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2015050262A1
公开(公告)日：2015-04-09
申请号：PCT/JP2014/076633
申请日：2014-10-03
申请人：富士電機株式会社
发明人：田村　正樹 , 吉田　崇一 , 安達　新一郎
IPC分类号： H01L27/04 , H01L21/8234 , H01L27/06 , H01L29/06 , H01L29/417 , H01L29/423 , H01L29/47 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
CPC分类号： H01L27/0664 , H01L29/0696 , H01L29/0834 , H01L29/1095 , H01L29/456 , H01L29/66348 , H01L29/7397
摘要：　ＩＧＢＴ部（２１）にＩＧＢＴが配置され、ＦＷＤ部（２２）にＦＷＤが配置される。ＩＧＢＴ部（２１）において、隣り合うトレンチ（２）間のメサ部には、基板おもて面にトレンチ（２）長手方向に沿ってｐベース領域（５－１）とｎ - ドリフト領域（１）とが交互に露出される。ＦＷＤ部（２２）において、メサ部には、基板おもて面にトレンチ（２）長手方向に沿ってｐアノード領域（５－２）とｎ - ドリフト領域（１）とが交互に露出され、ｎ - ドリフト領域（１）の、ｐアノード領域（５－２）間に挟まれた部分と、この部分に接する１つのｐアノード領域（５－２）とを１つのユニット領域とする繰り返し構造が形成される。１つのユニット領域内でｐアノード領域（５－２）が占める割合（アノード比率）（α）は５０％～１００％である。これにより、ＩＧＢＴとＦＷＤとを同一半導体基板に内蔵したＲＣ－ＩＧＢＴのダイオード特性を向上させることができる。
摘要翻译： IGBT设置在IGBT部（21）中，FWD配置在FWD部（22）中。在IGBT部（21）中，沿着沟槽（2）的长度方向的相邻的沟槽（2）之间的台面部分交替地露出p基极区域（5-1）和n漂移区域（1）衬底的前表面。在FWD部分（22）中，p型阳极区域（5-2）和n-漂移区域（1）沿着沟槽（2）的纵向方向在台面部分中交替暴露在衬底和重叠结构，其中夹在n漂移区（1）的p阳极区（5-2）和与该部分接触的一个p阳极区（5-2）之间的部分是定义为形成一个单元。一个单位区域中p阳极区域（5-2）的比例（阳极百分数）（α）为50-100％。因此，可以提高通过将IGBT和FWD嵌入同一半导体衬底而形成的RC-IGBT的二极管特性。

100. 发明申请

WO2015029175A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2015029175A1
公开(公告)日：2015-03-05
申请号：PCT/JP2013/073075
申请日：2013-08-29
申请人：株式会社日立製作所
发明人：吉元　広行 , 島　明生 , 久本　大
IPC分类号： H01L29/739 , H01L21/336 , H01L29/78
CPC分类号： H01L27/0623 , H01L21/2253 , H01L21/8249 , H01L29/0619 , H01L29/0804 , H01L29/0821 , H01L29/1095 , H01L29/36 , H01L29/407 , H01L29/6634 , H01L29/66348 , H01L29/7396 , H01L29/7397 , H01L29/78
摘要：　ＩＧＢＴ（５０）は、ｐ＋コレクタ領域（３）およびｎ－－ドリフト領域（１）を備えており、ｎ－－ドリフト領域（１）上に第１トランジスタ（ＴＲ１）および第２トランジスタ（ＴＲ２）が形成されたものである。ｎ－－ドリフト領域（１）には、ｐ型の正孔引き抜き領域（１４）が第２トランジスタ（ＴＲ２）と接して形成されている。ＩＧＢＴ（５０）がオン状態のときに、第１トランジスタ（ＴＲ１）を通して電子および正孔が流れるが、第２トランジスタ（ＴＲ２）を通して電流が流れない。一方、ＩＧＢＴ（５０）がオン状態からオフ状態に切り替わったとき、第１トランジスタ（ＴＲ１）を通して正孔が流れ、正孔引き抜き領域（１４）および第２トランジスタ（ＴＲ２）を通して正孔が流れる。
摘要翻译：绝缘栅双极晶体管（IGBT）（50）设置有p +集电极区域（3）和n-漂移区域（1）。在漂移区（1）上形成第一晶体管（TR1）和第二晶体管（TR2）。在n漂移区域（1）中，形成与第二晶体管（TR2）接触的p型空穴提取区域（14）。当IGBT（50）处于导通状态时，电子和空穴流过第一晶体管（TR1），但电流不流过第二晶体管（TR2）。此外，当IGBT（50）从导通状态切换到截止状态时，空穴流过第一晶体管（TR1），空穴流过空穴取出区域（14）和第二晶体管（TR2）。

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