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1. 发明申请

WO2005089303A2 SELF-ALIGNED SILICON CARBIDE SEMICONDUCTOR DEVICES AND METHODS OF MAKING THE SAME 审中-公开
标题翻译：自对准硅碳化硅半导体器件及其制造方法
公开(公告)号：WO2005089303A2
公开(公告)日：2005-09-29
申请号：PCT/US2005/008526
申请日：2005-03-14
申请人： SEMISOUTH LABORATORIES, INC. , SANKIN, Igor , CASADY, Jana B. , MERRETT, Joseph N.
发明人： SANKIN, Igor , CASADY, Jana B. , MERRETT, Joseph N.
IPC分类号： H01L29/15 , H01L31/0312
CPC分类号： H01L29/66068 , H01L29/1608 , H01L29/2003 , H01L29/42316 , H01L29/45 , H01L29/66863 , H01L29/8128
摘要： A self-aligned silicon carbide power MESFET with improved current stability and a method of making the device are described. The device, which includes raised source and drain regions separated by a gate recess, has improved current stability as a result of reduced surface trapping effects even at low gate biases. The device can be made using a self-aligned process in which a substrate comprising an n + -doped SiC layer on an n-doped SiC channel layer is etched to define raised source and drain regions (e.g., raised fingers) using a metal etch mask. The metal etch mask is then annealed to form source and drain ohmic contacts. A single- or multilayer dielectric film is then grown or deposited and anisotropically etched. A Schottky contact layer and a final metal layer are subsequently deposited using evaporation or another anisotropic deposition technique followed by an optional isotropic etch of dielectric layer or layers.
摘要翻译：描述了具有改善的电流稳定性的自对准碳化硅功率MESFET和制造该器件的方法。包括由栅极凹槽分开的升高的源极和漏极区域的器件由于即使在低栅极偏置处减小的表面俘获效应也具有改善的电流稳定性。可以使用自对准工艺来制造器件，其中在n掺杂的SiC沟道层上包括掺杂n + n的SiC层的衬底被蚀刻以使用一个（例如，凸起的指状物）来限定凸起的源极和漏极区域金属蚀刻掩模。然后将金属蚀刻掩模退火以形成源极和漏极欧姆接触。然后生长或沉积单层或多层介电膜并进行各向异性蚀刻。随后使用蒸发或其他各向异性沉积技术沉积肖特基接触层和最后的金属层，随后对介电层或层进行任意的各向同性蚀刻。

2. 发明申请

WO2003096399A1 VERFAHREN ZUR HERSTELLUNG EINES HALBLEITERBAUELEMENTES UND DANACH HERGESTELLTES HALBLEITERBAUELEMENT 审中-公开
标题翻译：一种用于生产半导体组件，然后由半导体COMPONENT
公开(公告)号：WO2003096399A1
公开(公告)日：2003-11-20
申请号：PCT/EP2003/003979
申请日：2003-04-16
申请人： UNITED MONOLITHIC SEMICONDUCTORS GMBH , BEHAMMER, Dag
发明人： BEHAMMER, Dag
IPC分类号： H01L21/28
CPC分类号： H01L29/66863 , H01L21/28587 , H01L29/42316
摘要： Für ein Halbleiter-Bauelement mit einer zumindest annähernd T-förmigen Elektrode wird ein Verfahren zur Erzeugung eines präzise skalierbaren Gatekopfes und zur Verringerung parasitärer Kapazitäten angegeben.
摘要翻译：用于与至少近似T形的电极的半导体装置，用于产生一个精确的可扩展的栅极头和用于减少寄生电容的方法中给出。

3. 发明申请

WO01006552A1 CONDUCTIVITY REDUCTION METHOD FOR DOPED COMPOUND SEMICONDUCTORS 审中-公开
标题翻译：用于掺杂复合半导体的电导率降低方法
公开(公告)号：WO01006552A1
公开(公告)日：2001-01-25
申请号：PCT/US2000/017143
申请日：2000-06-21
IPC分类号： H01L21/225 , H01L21/285 , H01L21/331 , H01L21/335 , H01L21/338
CPC分类号： H01L29/66863 , H01L21/2258 , H01L21/28587 , H01L29/66318 , H01L29/66462 , Y10T436/25
摘要： Disclosed is a method of reducing the conductivity/charge of a layer of group III-V semiconductor doped with Sn. The method includes the steps of: forming a region of SiO2 (30) on the semiconductor layer (14), annealing at least the semiconductor layer and the region of SiO2 at a temperature sufficiently high to cause atoms of the Sn dopant to diffuse from the semiconductor layer into the region of SiO2; thereby forming a region (32) with reduced Sn concentration and removing the region of SiO2 after the annealing step is performed. The method can be used, for example, during the manufacture of HEMT, PHEMT,MESFET, and HBT devices.
摘要翻译：公开了一种降低掺杂有Sn的III-V族半导体层的导电性/电荷的方法。该方法包括以下步骤：在半导体层（14）上形成SiO2（30）的区域，至少半导体层和SiO 2区域在足够高的温度下退火以使Sn掺杂剂的原子从半导体层进入SiO2区域; 从而形成具有降低的Sn浓度的区域（32），并且在退火步骤之后去除SiO 2区域。该方法可用于例如制造HEMT，PHEMT，MESFET和HBT器件期间。

4. 发明申请

WO1987001507A1 GATE ALIGNMENT PROCEDURE IN FABRICATING SEMICONDUCTOR DEVICES 审中-公开
标题翻译：制造半导体器件的门对齐程序
公开(公告)号：WO1987001507A1
公开(公告)日：1987-03-12
申请号：PCT/US1985001643
申请日：1985-08-27
申请人： LOCKHEED MISSILES & SPACE COMPANY, INC. , OKAZAKI, Eldon , PETERSEN, Howard, Lee
发明人： LOCKHEED MISSILES & SPACE COMPANY, INC.
IPC分类号： H01L21/283
CPC分类号： H01L29/66568 , H01L21/0274 , H01L29/66863
摘要： A self-aligned metal gate is formed on a semiconductor substrate surface between a source region and a drain region of the substrate. Precise alignment of the boundaries of the gate with the bou ndaries of the source and drain regions is obtained by shadowing a photoresist coating over metal deposited onto the substrate surface, while photochemically dissociating the photoresist over metal deposited onto an oxide layer formed over the source and drain regions of the substrate. The developed photoresist is removed, and the undeveloped photoresist is hard-baked to serve as a protective coating for the metal between the source and drain regions. The metal over the source and drain regions is etched away, leaving the metal between the source and drain regions to function as an electronic gate.
摘要翻译：在衬底的源极区域和漏极区域之间的半导体衬底表面上形成自对准金属栅极。栅极边界与源极和漏极区的边界的精确对准是通过将沉积在基底表面上的金属上的光致抗蚀剂涂层遮蔽，同时在沉积在形成于源上的氧化物层上的金属上光化学解离光刻胶，漏极区域。去除显影的光致抗蚀剂，并且将未显影的光致抗蚀剂硬烘焙以用作源极和漏极区域之间的金属的保护涂层。源极和漏极区域上的金属被蚀刻掉，使源极和漏极区域之间的金属起电子栅极的作用。

5. 发明申请

WO2017114296A1 一种铝镓氮化合物/氮化镓高电子迁移率晶体管审中-公开
公开(公告)号：WO2017114296A1
公开(公告)日：2017-07-06
申请号：PCT/CN2016/111609
申请日：2016-12-23
申请人：中国电子科技集团公司第五十五研究所
发明人：任春江 , 陈堂胜
IPC分类号： H01L29/778 , H01L29/06 , H01L29/08
CPC分类号： H01L29/7786 , H01L21/02378 , H01L21/02433 , H01L21/02458 , H01L21/0254 , H01L21/0257 , H01L21/02598 , H01L21/0262 , H01L21/02631 , H01L21/246 , H01L21/30621 , H01L29/06 , H01L29/0891 , H01L29/1029 , H01L29/2003 , H01L29/205 , H01L29/207 , H01L29/401 , H01L29/41766 , H01L29/41775 , H01L29/454 , H01L29/475 , H01L29/66462 , H01L29/66863
摘要：提供一种具有铝镓氮化合物插入层应变平衡的氮化物高迁移率晶体管。包括：衬底（21）和位于衬底（21）上的GaN缓冲层（22）；AlyGa1-yN插入层（23）位于GaN缓冲层（22）上；与GaN缓冲层（22）相对的位于AlyGa1-yN插入层（23）上的AlxGa1-xN势垒层（24）；位于AlxGa1-xN势垒层（24）上的GaN帽层（25）；GaN帽层（25）和部分厚度的AlxGa1-xN势垒层（24）被去除形成凹槽，凹槽中提供"Г"型源电极（26）和漏电极（27）；栅电极（28）位于源电极（26）和漏电极（27）之间。另外还提供了一种氮化物高迁移率晶体管，在AlxGa1-xN势垒层（24）和GaN帽层（25）之间还包含了一AlzGa1-zN插入层（35）。上述氮化物高迁移率晶体管采用高Al组分AlGaN插入层实现AlN插入层的性能，使工艺可控性更强；引入"Г"型源电极和漏电极便于形成欧姆接触，同时结合GaN帽层可更好的对外延层整体应力进行控制，保证器件可靠性同时使性能最优化。

6. 发明申请

WO2014158752A1 MONOLITHIC INTEGRATED CIRCUIT (MMIC) STRUCTURE AND METHOD FOR FORMING SUCH STRUCTURE 审中-公开
标题翻译：单片集成电路（MMIC）结构和形成这种结构的方法
公开(公告)号：WO2014158752A1
公开(公告)日：2014-10-02
申请号：PCT/US2014/019860
申请日：2014-03-03
申请人： RAYTHEON COMPANY
发明人： WILLIAMS, Adrian, D. , ALCORN, Paul, M.
IPC分类号： H01L27/06 , H01L21/8252 , H01L29/778 , H01L23/29 , H01L23/31 , H01L29/20 , H01L49/02
CPC分类号： H01L21/31144 , H01L21/8252 , H01L23/291 , H01L23/3171 , H01L27/0605 , H01L27/0629 , H01L29/2003 , H01L29/66462 , H01L29/66863 , H01L29/7786 , H01L29/812 , H01L2924/0002 , H01L2924/00
摘要： A method for forming a semiconductor structure having a transistor device with a control electrode (20) for controlling a flow of carriers between & first electrode (16) and a second electrode (18). A. passivation layer (24) is deposited over the first electrode, the second electrode and the control electrode. An etch stop layer (26) is deposited on the passivation layer over the control electrode. A dielectric layer (40) is formed over the etch stop layer. A window is etched, through a selected region in the dielectric layer over the control electrode, to expose a portion of the etch stop layer disposed over the control electrode. A metal layer (34) is formed on a portion of the etch stop layer, and the dielectric layer is also formed on the metal layer. A second metal layer (56) is deposited on the portion of the dielectric layer formed on the first mentioned metal layer.
摘要翻译：一种用于形成具有晶体管器件的半导体结构的方法，所述晶体管器件具有用于控制第一电极（16）和第二电极（18）之间的载流子流的控制电极（20）。 A.钝化层（24）沉积在第一电极，第二电极和控制电极上。蚀刻停止层（26）沉积在控制电极上的钝化层上。介电层（40）形成在蚀刻停止层上。通过控制电极上的电介质层中的选定区域蚀刻窗口，以露出设置在控制电极上的蚀刻停止层的一部分。金属层（34）形成在蚀刻停止层的一部分上，电介质层也形成在金属层上。第二金属层（56）沉积在形成在第一金属层上的电介质层的部分上。

7. 发明申请

WO2009104554A1 半導体装置の製造方法审中-公开
标题翻译：半导体器件制造方法
公开(公告)号：WO2009104554A1
公开(公告)日：2009-08-27
申请号：PCT/JP2009/052537
申请日：2009-02-16
申请人：ユーディナデバイス株式会社 , 駒谷務
发明人：駒谷務
IPC分类号： H01L21/338 , H01L21/318 , H01L29/778 , H01L29/78 , H01L29/786 , H01L29/812
CPC分类号： H01L21/3185 , H01L21/28264 , H01L29/2003 , H01L29/513 , H01L29/517 , H01L29/66462 , H01L29/66522 , H01L29/66863 , H01L29/7787
摘要：　本発明は、ＧａＮ系またはＩｎＰ系化合物半導体からなる半導体層１１の上に屈折率が２．２以上の第１窒化シリコン膜１２を形成する工程と、第１窒化シリコン膜１２より屈折率の低い第２窒化シリコン膜１４を第１窒化シリコン膜１２上に形成する工程と、半導体層１１を露出させた領域にソース電極１６およびドレイン電極１８を形成する工程と、第１窒化シリコン膜１２および第２窒化シリコン膜１４が形成された状態でソース電極１６およびドレイン電極１８を熱処理する工程と、ソース電極１６とドレイン電極１８との間の半導体層１１上にゲート電極を形成する工程と、を有する半導体装置の製造方法である。
摘要翻译：本发明公开了一种半导体器件的制造方法，其特征在于：在由GaN系或InP层构成的半导体层（11）上形成折射率为2.2以上的第一氮化硅膜（12）基化合物; 在第一氮化硅膜（12）上形成具有比第一氮化硅膜（12）低的折射率的第二氮化硅膜（14）。在半导体层（11）暴露的区域中形成源电极（16）和漏电极（18）在形成第一氮化硅膜（12）和第二氮化硅膜（14）的状态下，对源电极（16）和漏电极（18）进行热处理; 并且在源电极（16）和漏电极（18）之间的半导体层（11）上形成栅电极。

8. 发明申请

WO2005089303A3 SELF-ALIGNED SILICON CARBIDE SEMICONDUCTOR DEVICE 审中-公开
标题翻译：自对准硅碳化硅半导体器件
公开(公告)号：WO2005089303A3
公开(公告)日：2007-04-05
申请号：PCT/US2005008526
申请日：2005-03-14
申请人： SEMISOUTH LAB INC , SANKIN IGOR , CASADY JANNA B , MERRETT JOSEPH N
发明人： SANKIN IGOR , CASADY JANNA B , MERRETT JOSEPH N
IPC分类号： H01L29/76 , H01L29/15 , H01L29/745 , H01L31/0312
CPC分类号： H01L29/66068 , H01L29/1608 , H01L29/2003 , H01L29/42316 , H01L29/45 , H01L29/66863 , H01L29/8128
摘要： A self-aligned silicon carbide power MESFET with improved current stability and a method of making the device are described. The device, which includes raised source and drain regions separated by a gate recess, has improved current stability as a result of reduced surface trapping effects even at low gate biases. The device can be made using a self-aligned process in which a substrate comprising an n + -doped SiC layer on an n-doped SiC channel layer is etched to define raised source and drain regions (e.g., raised fingers) using a metal etch mask. The metal etch mask is then annealed to form source and drain ohmic contacts. A single- or multilayer dielectric film is then grown or deposited and anisotropically etched. A Schottky contact layer and a final metal layer are subsequently deposited using evaporation or another anisotropic deposition technique followed by an optional isotropic etch of dielectric layer or layers.
摘要翻译：描述了具有改善的电流稳定性的自对准碳化硅功率MESFET和制造该器件的方法。该器件包括由栅极凹槽分隔开的升高的源极和漏极区域，由于甚至在低栅极偏置处降低的表面捕获效应，具有改善的电流稳定性。可以使用自对准工艺来制造器件，其中在n掺杂的SiC沟道层上包括掺杂有n + n个掺杂的SiC层的衬底被蚀刻以限定凸起的源极和漏极区域（例如，凸起的手指）使用金属蚀刻掩模。然后将金属蚀刻掩模退火以形成源极和漏极欧姆接触。然后生长或沉积单层或多层介电膜并进行各向异性蚀刻。随后使用蒸发或其他各向异性沉积技术沉积肖特基接触层和最后的金属层，然后进行介电层或层的任意各向同性蚀刻。

9. 发明申请

WO1985004761A1 PROCESS FOR FABRICATING GaAs FET WITH ION IMPLANTED CHANNEL LAYER 审中-公开
标题翻译：用于制造具有ION嵌入式通道层的GaAs FET的工艺
公开(公告)号：WO1985004761A1
公开(公告)日：1985-10-24
申请号：PCT/US1984000510
申请日：1984-04-05
申请人： HUGHES AIRCRAFT COMPANY
发明人： HUGHES AIRCRAFT COMPANY , FENG, Milton , EU, Victor, K. , KANBER, Hilda
IPC分类号： H01L21/324
CPC分类号： H01L29/66863 , H01L21/28587 , H01L21/3245 , H01L29/1029 , H01L29/8128 , Y10S438/909
摘要： Process for fabricating GaAs FETs with an ion implanted channel layer (13) wherein an ion implanted substrate (11) is capless annealed under an arsine overpressure, and a relatively shallow portion (25) of the outer surface (15) of the substrate (11) in the active layer is removed for the deposition of a gate metallic electrode (27).
摘要翻译：用离子注入沟道层（13）制造GaAs FET的工艺，其中离子注入衬底（11）在胂过压下无盖退火，以及衬底（11）的外表面（15）的较浅部分（25））去除栅极金属电极（27）的沉积。

10. 发明申请

WO2006137841A2 ASYMETRIC LAYOUT STRUCTURES FOR TRANSISTORS AND METHODS OF FABRICATING THE SAME 审中-公开
标题翻译：用于晶体管的非线性布局结构及其制造方法
公开(公告)号：WO2006137841A2
公开(公告)日：2006-12-28
申请号：PCT/US2005/030254
申请日：2005-08-25
申请人： CREE, INC. , SRIRAM, Saptharishi , HENNING, Jason
发明人： SRIRAM, Saptharishi , HENNING, Jason
IPC分类号： H01L21/335 , H01L21/338 , H01L29/812 , H01L29/778
CPC分类号： H01L29/66863 , H01L21/8213 , H01L27/0605 , H01L29/0692 , H01L29/1608 , H01L29/2003 , H01L29/41758 , H01L29/66462 , H01L29/7787 , H01L29/812
摘要： High power transistors are provided. The transistors include a source region, a drain region and a gate contact. The gate contact is positioned between the source region and the drain region. First and second ohmic contacts are provided on the source and drain regions, respectively. The first and second ohmic contacts respectively define a source contact and a drain contact. The source contact and the drain contact have respective first and second widths. The first and second widths are different. Related methods of fabricating transistors are also provided.
摘要翻译：提供大功率晶体管。晶体管包括源极区，漏极区和栅极接触。栅极接触位于源极区域和漏极区域之间。第一和第二欧姆触点分别设置在源极和漏极区域上。第一和第二欧姆触点分别限定了源极触点和漏极触点。源触点和漏极触点具有相应的第一和第二宽度。第一和第二宽度是不同的。还提供了制造晶体管的相关方法。

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