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1. 发明申请

WO2016085918A1 SEMICONDUCTOR DEVICE INCLUDING A SUPERLATTICE AND REPLACEMENT METAL GATE STRUCTURE AND RELATED METHODS 审中-公开
标题翻译：包括超级和替代金属门结构的半导体器件及相关方法
公开(公告)号：WO2016085918A1
公开(公告)日：2016-06-02
申请号：PCT/US2015/062305
申请日：2015-11-24
申请人： MEARS TECHNOLOGIES, INC.
发明人： MEARS, Robert J. , KING, Tsu-Jae , TAKEUCHI, Hideki
IPC分类号： H01L29/66 , H01L29/10 , H01L29/15 , H01L29/78
CPC分类号： H01L29/154 , H01L29/0642 , H01L29/0653 , H01L29/1054 , H01L29/1083 , H01L29/152 , H01L29/155 , H01L29/165 , H01L29/66431 , H01L29/66545 , H01L29/66621 , H01L29/7782
摘要： A semiconductor device may include a substrate having a channel recess therein, a plurality of spaced apart shallow trench isolation (STI) regions in the substrate, and source and drain regions spaced apart in the substrate and between a pair of the STI regions. A superlattice channel may be in the channel recess of the substrate and extend between the source and drain regions, with the superlattice channel including a plurality of stacked group of layers, and each group of layers of the superlattice channel including stacked base semiconductor monolayers defining a base semiconductor portion and at least one non-semiconductor monolayer constrained within a crystal lattice of adjacent base semiconductor portions. A replacement gate may be over the superlattice channel.
摘要翻译：半导体器件可以包括其中具有沟道凹槽的衬底，衬底中的多个间隔开的浅沟槽隔离（STI）区域，以及在衬底中和在一对STI区域之间间隔开的源极和漏极区域。超晶格通道可以在衬底的通道凹槽中并且在源极和漏极区域之间延伸，超晶格通道包括多个堆叠的层组，并且超晶格沟道的每组层包括层叠的基底半导体单层，其定义为基底半导体部分和限制在相邻基极半导体部分的晶格内的至少一个非半导体单层。替代门可能超过超晶格通道。

2. 发明申请

WO2014192311A1 半導体基板、半導体基板の製造方法および電子デバイス审中-公开
标题翻译：半导体衬底，用于制造半导体衬底和电子器件的方法
公开(公告)号：WO2014192311A1
公开(公告)日：2014-12-04
申请号：PCT/JP2014/002884
申请日：2014-05-30
申请人：住友化学株式会社
发明人：青木　健志 , 福原　昇 , 佐沢　洋幸
IPC分类号： H01L21/316 , H01L21/28 , H01L21/283 , H01L21/318 , H01L21/336 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L29/512 , H01L21/02178 , H01L21/02205 , H01L21/0228 , H01L21/28264 , H01L29/4236 , H01L29/513 , H01L29/517 , H01L29/66621 , H01L29/7785 , H01L29/78
摘要：　基板、化合物半導体層、第１絶縁層、第２絶縁層の順に位置する半導体基板であって、第１絶縁層が、金属原子等第１原子と、酸素原子および窒素原子とを含み、第２絶縁層が、金属原子等第２原子と、酸素原子および窒素原子とを含み、化合物半導体層が、金属原子である第３原子と、非金属原子である第４原子とを含み、酸素原子および窒素原子が、深さ方向において連続的に分布し、深さ方向に沿った窒素原子数が、第１絶縁層の中で極大を示し、深さ方向に沿った第３原子および第４原子の合計原子数が、化合物半導体層の中で最大となり、化合物半導体層と第１絶縁層との界面における酸素原子数が、第１絶縁層と第２絶縁層との界面における酸素原子数より小さい半導体基板を提供する。
摘要翻译：提供了其中基底，化合物半导体层，第一绝缘层和第二绝缘层按此顺序排列的半导体衬底。第一绝缘层包含氧原子，氮原子和第一原子如金属原子; 第二绝缘层包含氧原子，氮原子和第二原子如金属原子; 并且化合物半导体层包含作为非金属原子的金属原子和第四原子的第三原子。氧原子和氮原子在深度方向上连续分布，并且深度方向上的氮原子数达到第一绝缘层中的最大值，而第三原子和第四原子在深度方向上的总数达到化合物半导体层的最大值。化合物半导体层和第一绝缘层之间的界面处的氧原子数小于第一绝缘层和第二绝缘层之间的界面处的氧原子数。

3. 发明申请

WO2014131239A1 半导体器件及其制造方法审中-公开
公开(公告)号：WO2014131239A1
公开(公告)日：2014-09-04
申请号：PCT/CN2013/074878
申请日：2013-04-27
申请人：中国科学院微电子研究所
发明人：唐兆云 , 闫江
IPC分类号： H01L21/336 , H01L29/78 , H01L29/08
CPC分类号： H01L29/66621 , H01L21/02233 , H01L21/02255 , H01L21/26513 , H01L21/308 , H01L29/0649 , H01L29/4236 , H01L29/4966 , H01L29/512 , H01L29/513 , H01L29/517 , H01L29/518 , H01L29/665 , H01L29/66545 , H01L29/66553 , H01L29/66772 , H01L29/78 , H01L29/78654
摘要：公开了一种半导体器件及其制造方法，其中，所述制造半导体器件的方法，包括：在半导体层（103）中形成栅极开口；在栅极开口中形成牺牲栅（109）；在半导体层（103）的邻近栅极开口的部分中形成源区（110a）和漏区（110b）；去除牺牲栅（109）；以及在栅极开口中形成包括替代栅介质层（113）和替代栅导体层（114）的栅堆叠，其中，栅极开口用于限定半导体层（103）的提供沟道区的部分的厚度。该方法形成的半导体器件可以改善沟道控制。

4. 发明申请

WO2014115280A1 半導体装置及び半導体装置の製造方法审中-公开
标题翻译：半导体器件的半导体器件和生产方法
公开(公告)号：WO2014115280A1
公开(公告)日：2014-07-31
申请号：PCT/JP2013/051443
申请日：2013-01-24
申请人：トヨタ自動車株式会社 , 株式会社豊田中央研究所 , 株式会社デンソー , 西村信也 , 副島成雅 , 山本建策
发明人：西村　信也 , 副島　成雅 , 山本　建策
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7834 , H01L21/225 , H01L21/2652 , H01L21/28238 , H01L21/30604 , H01L21/31 , H01L21/31116 , H01L29/0623 , H01L29/1095 , H01L29/4236 , H01L29/66621 , H01L29/66666 , H01L29/66734 , H01L29/7813 , H01L29/7841
摘要：　半導体装置は、第１導電型のコンタクト領域と、第２導電型のボディ領域と、第１導電型のドリフト領域と、トレンチと、絶縁膜と、ゲート電極と、第２導電型のフローティング領域とを有する。トレンチは、半導体基板の表面からコンタクト領域及びボディ領域を貫通して形成され、その底部がドリフト領域内に位置している。絶縁膜は、トレンチの内面を覆う。ゲート電極は、絶縁膜で覆われた状態でトレンチ内に収容されている。フローティング領域は、ドリフト領域内のうちトレンチの底部より深い位置に設けられているとともに、トレンチの底部に隣接する。フローティング領域は、トレンチの底部に隣接している第１層と、第１層よりも深い位置に設けられている第２層とを有している。第１層の幅は、第２層の幅よりも広い。
摘要翻译：具有第一导电型接触区域，第二导电型体区域，第一导电型漂移区域，沟槽，绝缘膜，栅极电极和第二导电型浮动区域的半导体器件。沟槽形成为使得其从半导体衬底的上表面穿过接触区域和本体区域，并且其底部位于漂移区域内部。绝缘膜覆盖沟槽的内表面。栅电极容纳在由绝缘膜覆盖的沟槽区域内。浮动区域设置在漂移区域内比沟槽底部更深的位置，并且与沟槽的底部相邻。浮动区域包括邻接沟槽底部的第一层和位于比第一层更深的第二层。第一层的宽度比第二层的宽度宽。

5. 发明申请

WO2014027691A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2014027691A1
公开(公告)日：2014-02-20
申请号：PCT/JP2013/072014
申请日：2013-08-16
申请人：ピーエスフォールクスコエスエイアールエル , 大湯靜憲
发明人：大湯　靜憲
IPC分类号： H01L21/336 , H01L21/28 , H01L29/41 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L29/7851 , H01L21/30604 , H01L21/308 , H01L21/32115 , H01L21/32135 , H01L21/823431 , H01L21/823437 , H01L27/0886 , H01L29/41 , H01L29/4232 , H01L29/4236 , H01L29/66621 , H01L29/66795 , H01L29/66803
摘要：【課題】製造時のゲート電極材料のドライエッチングに起因する半導体ビームや半導体基板の損傷を抑制する。【解決手段】半導体基板１の主面に不純物拡散層５Ａ，５Ｂを形成する工程と、それぞれ一端で不純物拡散層５Ａと接続し、他端で不純物拡散層５Ｂと接続する少なくとも１つの半導体ビーム４が底面に立設されたトレンチ１１を形成する工程と、少なくとも１つの半導体ビーム４それぞれの側面を含むトレンチ１１の内表面、及び、少なくとも１つの半導体ビーム４それぞれの上面にゲート絶縁膜６を形成する工程と、ゲート絶縁膜６の形成後、トレンチ１１を埋める膜厚でゲート電極材料を成膜する工程と、平面的に見てトレンチ１１の内側に位置するゲート電極材料を残しつつ、平面的に見てトレンチ１１の外側に位置するゲート電極材料を除去する工程とを備える。
摘要翻译：为了抑制由制造时的栅电极材料的干法蚀刻而导致的对半导体束或半导体基板的损伤。 [解决方案]制造半导体器件的方法包括：在半导体衬底（1）的主表面上形成杂质扩散层（5A，5B）的步骤; 形成沟槽（11）的步骤，在其底表面上以直立方式设置至少一个半导体束（4），所述半导体束（4）在一端与杂质扩散层（5A）连接并在另一端与杂质扩散层（5B）连接; 在包括所述至少一个半导体束（4）的侧表面并且在所述至少一个半导体束（4）的上表面上的所述沟槽（11）的内表面上形成栅极绝缘膜（6）的步骤， ; 在形成栅极绝缘膜（6）之后形成栅极材料的膜，使得栅电极材料的膜具有填充沟槽（11）的厚度的步骤; 以及当在平面图中观察时，当平面地观察时，除去位于沟槽（11）外侧的栅极电极材料的步骤，同时在平面图中观察时位于沟槽（11）内部的栅电极材料保持不变。

6. 发明申请

WO2013163831A1 半导体结构及其制造方法审中-公开
公开(公告)号：WO2013163831A1
公开(公告)日：2013-11-07
申请号：PCT/CN2012/075738
申请日：2012-05-18
申请人：中国科学院微电子研究所 , 董立军 , 陈大鹏
发明人：董立军 , 陈大鹏
IPC分类号： H01L21/28 , H01L21/336 , H01L29/78
CPC分类号： H01L29/78 , H01L21/28185 , H01L29/4236 , H01L29/495 , H01L29/4966 , H01L29/4975 , H01L29/517 , H01L29/518 , H01L29/66545 , H01L29/66553 , H01L29/66575 , H01L29/66621
摘要：本发明提供一种半导体结构及其制造方法。通过沟道重建使得源/漏区（110）位于侧墙（240）两侧的部分的顶部高于栅堆叠结构和侧墙（240）的底部，并且所述源/漏区（110）在所述栅堆叠结构和侧墙（240）的底部之下横向扩展超过侧墙（240），达到所述栅堆叠结构的正下方，从而获得抬高源漏MOSFET。本发明大量减少工艺步骤，提高效率并降低成本。

7. 发明申请

WO2009137210A2 METHODS OF FORMING ISOLATED ACTIVE AREAS, TRENCHES, AND CONDUCTIVE LINES IN SEMICONDUCTOR STRUCTURES AND SEMICONDUCTOR STRUCTURES INCLUDING THE SAME 审中-公开
标题翻译：在半导体结构中形成分离的活性区，导电层和导电线的方法和包括它们的半导体结构
公开(公告)号：WO2009137210A2
公开(公告)日：2009-11-12
申请号：PCT/US2009/039793
申请日：2009-04-07
申请人： MICRON TECHNOLOGY, INC. , PAREKH, Kunal, R. , ZAHURAK, John, K.
发明人： PAREKH, Kunal, R. , ZAHURAK, John, K.
IPC分类号： H01L21/027
CPC分类号： H01L29/0653 , H01L21/2815 , H01L21/3086 , H01L21/3088 , H01L27/0207 , H01L27/0886 , H01L27/108 , H01L27/10876 , H01L27/10891 , H01L29/0649 , H01L29/4236 , H01L29/66621 , H01L29/66795
摘要： Methods of pitch doubling of asymmetric features and semiconductor structures including the same are disclosed. In one embodiment, a single photolithography mask may be used to pitch double three features, for example, of a DRAM array. In one embodiment, two wordlines and a grounded gate over field may be pitch doubled. Semiconductor structures including such features are also disclosed.
摘要翻译：公开了不对称特征和包括其的半导体结构的间距倍增方法。在一个实施例中，可以使用单个光刻掩模来扩展例如DRAM阵列的三重特征。在一个实施例中，两个字线和接地栅极可以是倍频。还公开了包括这些特征的半导体结构。

8. 发明申请

WO2009025308A1 トレンチ構造を利用した横型高駆動能力半導体装置审中-公开
标题翻译：使用TRENCH结构的水平高性能半导体器件
公开(公告)号：WO2009025308A1
公开(公告)日：2009-02-26
申请号：PCT/JP2008/064852
申请日：2008-08-20
申请人：セイコーインスツル株式会社 , 理崎智光
发明人：理崎智光
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/78 , H01L21/26586 , H01L29/045 , H01L29/4236 , H01L29/66621 , H01L29/66795 , H01L29/7825 , H01L29/7835 , H01L29/7851
摘要：　トランジスタの電流駆動能力を上げるために、ゲート長方向に対し平行に複数本のトレンチを形成することによって単位面積当たりのゲート幅を増大させる高駆動能力横型ＭＯＳとし、さらにトレンチ凹凸部の全ての半導体表面が結晶面{100}になるようにトレンチパターンをレイアウトし、ゲート面を全て{100}にする。
摘要翻译：提供了一种高驱动性能水平MOS，其中通过形成平行于栅极长度方向的多个沟槽来增加每单位面积的栅极宽度，以改善晶体管的电流驱动性能。此外，布置沟槽图案以允许沟槽不均匀部分的所有半导体表面为{100}晶面，并允许所有栅极表面为{100}晶面。

9. 发明申请

WO2008080087A3 RECESSED ACTIVE TRENCH FOR WIDE TRANSISTORS 审中-公开
标题翻译：用于广泛的晶体管的被激活的激光束
公开(公告)号：WO2008080087A3
公开(公告)日：2008-09-04
申请号：PCT/US2007088609
申请日：2007-12-21
申请人： TEXAS INSTRUMENTS INC , MARSHALL ANDREW , BARNA GABRIEL GEORGE
发明人： MARSHALL ANDREW , BARNA GABRIEL GEORGE
IPC分类号： H01L21/00
CPC分类号： H01L29/66621 , H01L21/76232 , H01L29/1037 , H01L29/42376 , H01L29/78
摘要： A method of manufacturing a semiconductor device (102) having recessed active trenches (104) by providing a substrate with STI (106) and active regions (108), forming a first oxide layer on the substrate (110), forming an nitride layer on the first oxide layer (112), employing a photolithographic process to create at least one recessed active trench through the first oxide layer and the nitride layer (114) and into the substrate to create an isolation region, wherein the at least one trench is perpendicular to at least one gate structure in an active area of the substrate, layering the trench with a second oxide layer, removing the first oxide layer and second oxide layer, forming a third oxide layer on the planar substrate with recessed active trench, and forming the at least one circuitous gate structure on the third oxide layer connecting at least one electronic source and drain.
摘要翻译：一种制造具有凹入的有源沟槽（104）的半导体器件（102）的方法，该衬底具有STI（106）和有源区（108），在衬底（110）上形成第一氧化层，在衬底所述第一氧化物层（112）采用光刻工艺以通过所述第一氧化物层和所述氮化物层（114）形成至少一个凹入的有源沟槽并进入所述衬底以形成隔离区域，其中所述至少一个沟槽是垂直的涉及在衬底的有源区域中的至少一个栅极结构，用第二氧化物层分层沟槽，去除第一氧化物层和第二氧化物层，在具有凹入的有源沟槽的平面衬底上形成第三氧化物层，并形成连接至少一个电子源和漏极的第三氧化物层上的至少一个电路栅极结构。

10. 发明申请

WO2007111771A2 METHODS OF FORMING FIELD EFFECT TRANSISTORS, METHODS OF FORMING FIELD EFFECT TRANSISTOR GATES, METHODS OF FORMING INTEGRATED CIRCUITRY COMPRISING A TRANSISTOR GATE ARRAY AND CIRCUITRY PERIPHERAL TO THE GATE ARRAY, AND METHODS OF FORMING INTEGRATED CIRCUITRY COMPRISING A TRANSISTOR GATE ARRAY INCLUDING FIRST GATES AND SECOND 审中-公开
标题翻译：形成场效应晶体管的方法，形成场效应晶体管栅的方法，形成包含晶体管栅阵列的集成电路和电路外围电路到栅极阵列的方法，以及形成集成电路的方法
公开(公告)号：WO2007111771A2
公开(公告)日：2007-10-04
申请号：PCT/US2007/001953
申请日：2007-01-23
申请人： MICRON TECHNOLOGY, INC.
发明人： KIM, Young Pil , PAREKH, Kunal, R.
IPC分类号： H01L21/336 , H01L21/8234 , H01L21/8238 , H01L21/10
CPC分类号： H01L21/823462 , H01L21/823456 , H01L21/823487 , H01L29/4236 , H01L29/42376 , H01L29/66621
摘要： The invention includes methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates. In one implementation, a method of forming a field effect transistor includes forming masking material over semiconductive material of a substrate. A trench is formed through the masking material and into the semiconductive material. Gate dielectric material is formed within the trench in the semiconductive material. Gate material is deposited within the trench in the masking material and within the trench in the semiconductive material over the gate dielectric material. Source/drain regions are formed. Other aspects and implementations are contemplated.
摘要翻译：本发明包括形成场效应晶体管的方法，形成场效应晶体管栅极的方法，形成集成电路的方法，该集成电路包括晶体管栅极阵列和外围于栅极阵列的电路，以及形成集成电路的方法，该集成电路包括晶体管栅极阵列，其包括第一栅极和第二接地隔离门。在一个实施方案中，形成场效应晶体管的方法包括在衬底的半导体材料上形成掩模材料。通过掩模材料形成沟槽并进入半导体材料。栅介电材料形成在半导体材料的沟槽内。栅极材料沉积在掩模材料中的沟槽内并且在半导体材料中的沟槽内沉积在栅极电介质材料上。形成源/漏区。考虑了其他方面和实现。

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