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1. 发明申请

WO2008145186A1 FLOATING-BODY DRAM CELL CAPACITIVELY COUPLED TO AN ELECTRODE IN AN STI REGION AND FABRICATION METHOD THEREOF 审中-公开
标题翻译：浮动体细胞容纳电容耦合到STI区域的电极及其制造方法
公开(公告)号：WO2008145186A1
公开(公告)日：2008-12-04
申请号：PCT/EP2007/055310
申请日：2007-05-31
申请人： STMICROELECTRONICS (CROLLES 2) SAS , FREESCALE SEMICONDUCTOR, INC. , GENEVAUX, Franck , FERRANT, Richard , MALINGE, Pierre , WILD, Andreas , ORLOWSKI, Marius
发明人： GENEVAUX, Franck , FERRANT, Richard , MALINGE, Pierre , WILD, Andreas , ORLOWSKI, Marius
IPC分类号： H01L27/108 , H01L29/78 , G11C11/401 , H01L21/763 , H01L27/12 , H01L27/02
CPC分类号： H01L27/108 , G11C11/404 , G11C2211/4016 , H01L27/0207 , H01L27/10802 , H01L27/10829 , H01L27/1203 , H01L29/7841
摘要： A semiconductor memory device comprises an array of floating body capacitor-less DRAM cells (CL) mutually spaced by insulating regions (INSL). It further comprises capacitor means (CCM) contacting the floating bodies (FB) of the cells and partially formed in said insulating regions (INSL). A method of manufacturing the device is also disclosed.
摘要翻译：一种半导体存储器件包括由绝缘区域（INSL）相互隔开的浮体无电容器的DRAM单元阵列（CL）。它还包括与电池的浮体（FB）接触并部分地形成在所述绝缘区域（INSL）中的电容器装置（CCM）。还公开了一种制造该器件的方法。

2. 发明申请

WO2004042804A3 CAPACITOR FABRICATION METHODS AND CAPACITOR STRUCTURES INCLUDING NIOBIUM OXIDE 审中-公开
标题翻译：电容器制造方法和包括氧化镍的电容器结构
公开(公告)号：WO2004042804A3
公开(公告)日：2004-10-07
申请号：PCT/US0334727
申请日：2003-10-31
申请人： PLANAR SYSTEMS INC , AITCHISON BRADLEY J , PAKKALA ARTO , KUOSMANEN PEKKA , HAERKOENEN KARI
发明人： AITCHISON BRADLEY J , PAKKALA ARTO , KUOSMANEN PEKKA , HAERKOENEN KARI
IPC分类号： H01G4/00 , H01L21/02 , H01L21/314 , H01L21/316 , H01L21/334 , H01L21/8242 , H01L27/108 , H01L29/94
CPC分类号： H01L27/1085 , H01L21/3142 , H01L21/31604 , H01L21/31616 , H01L21/31641 , H01L21/31645 , H01L27/10805 , H01L27/10829 , H01L27/10861 , H01L28/84 , H01L29/66181 , H01L29/945
摘要： A dielectric structure (304) formed on a substrate (300) using a thin film deposition technique such as atomic layer deposition (ALD) includes at least one layer of current leakage inhibiting dielectric material (310), such as Al2O3, HfO2, or ZrO2, for example, in combination with niobium oxide (Nb2O5). The Nb2O5 is either incorporated into the dielectric structure as a dopant in a layer of the current leakage inhibiting material (310) or as one or more separate layers (320, 340) in addition to the layer or layers of current leakage inhibiting material (310). The dielectric structure (304) may be used in miniature capacitors for integrated circuit devices such as DRAM devices, for example. In some embodiments, one or more capacitor electrodes (300, 390) are formed around the dielectric structure (304) in the same ALD processing system. One or more of the electrodes (300, 390) may comprise a transition metal nitride, a noble metal, or a noble metal alloy.
摘要翻译：使用诸如原子层沉积（ALD）的薄膜沉积技术在衬底（300）上形成的电介质结构（304）包括至少一层电流泄漏抑制电介质材料（310），诸如Al 2 O 3，HfO 2或ZrO 2 例如与氧化铌（Nb 2 O 5）组合。除了电流泄漏抑制材料（310）的层或层之外，Nb 2 O 5或者作为电流泄漏抑制材料（310）的层中的掺杂剂或作为一个或多个分离层（320,340）而掺入到电介质结构中）。电介质结构（304）可以用于诸如DRAM器件的集成电路器件的微型电容器中。在一些实施例中，在相同的ALD处理系统中，围绕电介质结构（304）形成一个或多个电容器电极（300,390）。一个或多个电极（300,390）可以包括过渡金属氮化物，贵金属或贵金属合金。

3. 发明申请

WO2003017336A2 CONDENSATEURS A TRANCHEE POUR MEMOIRE DYNAMIQUE A ACCES ALEATOIRE 审中-公开
标题翻译：冷凝运动员备忘录动物A ACCAT ALEATOIRE
公开(公告)号：WO2003017336A2
公开(公告)日：2003-02-27
申请号：PCT/US2002/025680
申请日：2002-08-13
申请人： AMBERWAVE SYSTEMS CORPORATION
发明人： BULSARA, Mayank, , CURRIE, Matthew, T. , LOCHTEFELD, Anthony, J.
IPC分类号： H01L21/00
CPC分类号： H01L27/10829 , H01L27/1087 , H01L27/10894 , H01L27/10897 , H01L28/40 , H01L29/1054 , H01L29/7849 , H01L29/945
摘要： Cette invention concerne des condensateurs à tranchée pour mémoire dynamique à accès aléatoire formés, entre autres choses, par dépôt d'un matériau conducteur dans une tranchée ou par dopage de la région conductrice dans laquelle se situe la tranchée.
摘要翻译：根据本发明，DRAM沟槽电容器形成在包括除Si之外的材料的衬底中，例如SiGe。这些材料可能松弛或变形，并且可能具有位错缺陷。因此，一方面，本发明的特征在于在半导体衬底中形成沟槽电容器的方法。限定从衬底的顶表面延伸到半导体衬底中的沟槽。第一导电材料沉积在沟槽中以限定外板，并且在外板上形成绝缘层。第二导电材料沉积在沟槽中以限定内板。根据本发明形成的沟槽电容器可以用于传统的CMOS逻辑电路中。根据上述任何一种方法，在半导体衬底（610）上形成DRAM沟槽电容器（600）。半导体衬底（610）包括由例如Si形成的衬底（612）和包括例如渐变和中继且弛豫的SiGe层的层（614）。拉伸应变层（616）设置在层（614）之上。 DRAM沟槽电容器（600）与存取晶体管（620）电连通。 CMOS逻辑电路（630）也形成在半导体衬底（610）上。 CMOS逻辑电路（630）可以包括NMOS晶体管（640）和PMOS晶体管（650），每个晶体管具有设置在拉伸应变层（616）中的沟道（660,670）。

4. 发明申请

WO2003003462A2 GRABENKONDENSATOR UND ENTSPRECHENDES HERSTELLUNGSVERFAHREN 审中-公开
标题翻译：集群电容器及相应的制造方法
公开(公告)号：WO2003003462A2
公开(公告)日：2003-01-09
申请号：PCT/EP2002/006462
申请日：2002-06-12
申请人： INFINEON TECHNOLOGIES AG , MANGER, Dirk
发明人： MANGER, Dirk
IPC分类号： H01L27/108
CPC分类号： H01L27/10861 , H01L27/10829 , H01L27/10867 , H01L29/66181
摘要： Die vorliegende Erfindung schafft einen Grabenkondensator, insbesondere zur Verwendung in einer Halbleiter-Speicherzelle, mit einem Graben (2), der in einem Substrat (1) gebildet ist; einem im Substrat (1) vorgesehenen Bereich (1a) als erste Kondensatorelektrode; einer dielektrischen Schicht (10) auf der Grabenwand als Kondensatordielektrikum; und einem in dem Graben (2) vorgesehenen metallischen Füllmaterial (30'') als zweite Kondensatorelektode; wobei im Graben (2) oberhalb des leitenden metallischen Füllmaterials (30'') ein dielektisches Füllmaterial (35) mit einem Hohlraum (40) zur Aufnahme mechanischer Spannungen gebildet ist. Ebenfalls schafft die Erfindung ein entsprechendes Herstellungsverfahren.
摘要翻译：本发明提供了一种沟槽电容器，尤其用于半导体存储器单元中，其具有在衬底（1）中形成的沟槽（2）; 设置在基板（1）中的区域（1a）作为第一电容器电极; 在沟壁上的介电层（10）作为电容器电介质; 和设置在沟槽（2）中的金属填充材料（30“）作为第二电容器元件; 其中在导电金属填充材料（30“）上方的沟槽（2）中形成具有用于接收机械应力的空腔（40）的电介质填充材料（35）。而且，本发明提供了相应的制造方法。

5. 发明申请

WO0227797A3 SHALLOW TRENCH TRANSISTOR DEEP TRENCH CAPACITOR MEMORY CELL 审中-公开
标题翻译：低压透镜晶体管深度TRENCH电容器存储单元
公开(公告)号：WO0227797A3
公开(公告)日：2003-01-09
申请号：PCT/US0127074
申请日：2001-08-30
申请人： INFINEON TECHNOLOGIES CORP
发明人： ALSMEIER JOHANN , GRUENING ULRIKE
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10876 , H01L27/10823 , H01L27/10829 , H01L27/10861
摘要： An improved sub 8F memory cell is disclosed. The sub 8F cell includes a trench capacitor (260) formed in a substrate; a shallow transistor trench (STT) (287) formed in the substrate; a transistor comprising a first diffusion region (213), the first diffusion region couples the transistor to the gate, a second diffusion region (214), the second diffusion region couples the transistor to a bit line, and a gate (212) serving as a word line, the gate includes a buried portion and a non-buried portion, wherein the buried portion of the gate occupies the shallow transistor trench.
摘要翻译：公开了改进的子8F 2存储器单元。子8F 2单元包括形成在衬底中的沟槽电容器（260）形成在衬底中的浅晶体管沟槽（STT）（287）; 晶体管，包括第一扩散区域（213），第一扩散区域将晶体管耦合到栅极，第二扩散区域（214），第二扩散区域将晶体管耦合到位线，以及栅极（212）一个字线，该栅极包括一个埋入部分和一个非埋置部分，其中栅极的埋入部分占据浅晶体管沟槽。

6. 发明申请

WO02027797A2 IMPROVED TRENCH CAPACITOR MEMORY CELL 审中-公开
标题翻译：改进的TRENCH电容器存储单元
公开(公告)号：WO02027797A2
公开(公告)日：2002-04-04
申请号：PCT/US2001/027074
申请日：2001-08-30
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10876 , H01L27/10823 , H01L27/10829 , H01L27/10861
摘要： An improved sub 8F memory cell is disclosed. The sub 8F cell includes a trench capacitor (260) formed in a substrate; a shallow transistor trench (STT) (287) formed in the substrate; a transistor comprising a first diffusion region (213), the first diffusion region couples the transistor to the gate, a second diffusion region (214), the second diffusion region couples the transistor to a bit line, and a gate (212) serving as a word line, the gate includes a buried portion and a non-buried portion, wherein the buried portion of the gate occupies the shallow transistor trench.
摘要翻译：公开了改进的子8F 2存储器单元。子8F 2单元包括形成在衬底中的沟槽电容器（260）形成在衬底中的浅晶体管沟槽（STT）（287）; 晶体管，包括第一扩散区域（213），第一扩散区域将晶体管耦合到栅极，第二扩散区域（214），第二扩散区域将晶体管耦合到位线，以及栅极（212）一个字线，该栅极包括一个埋入部分和一个非埋置部分，其中栅极的埋入部分占据浅晶体管沟槽。

7. 发明申请

WO2013059010A1 REPLACEMENT GATE MULTIGATE TRANSISTOR FOR EMBEDDED DRAM 审中-公开
标题翻译：嵌入式DRAM的更换栅极多晶硅晶体管
公开(公告)号：WO2013059010A1
公开(公告)日：2013-04-25
申请号：PCT/US2012/059154
申请日：2012-10-06
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , CHANG, Josephine, B , CHANG, Leland , GUILLORN, Michael, A. , HAENSCH, Wilfried, E.
发明人： CHANG, Josephine, B , CHANG, Leland , GUILLORN, Michael, A. , HAENSCH, Wilfried, E.
IPC分类号： H01L21/82
CPC分类号： H01L27/10867 , H01L21/845 , H01L27/10823 , H01L27/10826 , H01L27/10829 , H01L27/10861 , H01L27/10876 , H01L27/10879 , H01L27/1207 , H01L29/0673 , H01L29/49 , H01L29/66545 , H01L29/785
摘要： A memory cell, an array of memory cells, and a method for fabricating a memory cell with multigate transistors such as fully depleted finFET or nano-wire transistors in embedded DRAM. The memory cell includes a trench capacitor, a non-planar transistor, and a self-aligned silicide interconnect electrically coupling the trench capacitor to the non-planar transistor.
摘要翻译：存储器单元，存储器单元阵列，以及用于制造具有诸如完全耗尽的finFET或嵌入式DRAM中的纳米线晶体管等多重晶体管的存储单元的方法。存储单元包括沟槽电容器，非平面晶体管和将沟槽电容器电耦合到非平面晶体管的自对准硅化物互连。

8. 发明申请

WO2007069292A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007069292A1
公开(公告)日：2007-06-21
申请号：PCT/JP2005/022793
申请日：2005-12-12
申请人：富士通株式会社 , 浅野正義 , 鈴木嘉之 , 伊藤哲也 , 和田一
发明人：浅野正義 , 鈴木嘉之 , 伊藤哲也 , 和田一
IPC分类号： H01L21/8242 , H01L21/8234 , H01L21/8238 , H01L27/06 , H01L27/092 , H01L27/10 , H01L27/108
CPC分类号： H01L29/66181 , H01L21/84 , H01L27/0629 , H01L27/1052 , H01L27/10829 , H01L27/1087 , H01L27/10894 , H01L29/945
摘要：　半導体装置の製造方法において、半導体基板（１１）に、素子分離用のトレンチ（１４）を形成し、半導体基板の全面に、絶縁薄膜（１２、７２）を介して、前記トレンチを埋め込んでしまわない厚さの第１のポリシリコン膜（１５ａ、３５ａ）を形成し、前記第１のポリシリコン膜の所定の箇所に、基板表面への不純物の突き抜けが起きないエネルギーで、不純物の注入を行い、前記第１のポリシリコン膜上に、トランジスタの動作に必要な膜厚を確保する厚さの第２のポリシリコン膜（１５ｂ、３５ｂ）を形成し、前記第１および第２のポリシリコン膜を所定の形状に加工して、トレンチキャパシタ用のセルプレート電極（１６、４６）と、トランジスタのゲート電極（１７、４７、４９ｎ、４９ｐ）を同時に形成する。
摘要翻译：在制造半导体器件的方法中，通过形成用于晶体管的沟槽（14）同时形成用于沟槽电容器的单元板电极（16,46）和用于晶体管的栅电极（17,47,49n，49p）在半导体衬底（11）中的隔离，通过半导体衬底上的绝缘薄膜（12,72）以不填充沟槽的厚度形成第一多晶硅膜（15a，35a），将杂质注入在第一多晶硅膜上以不导致杂质突出到衬底表面的能级的预定位置，在第一多晶硅膜上以厚度形成第二多晶硅膜（15b，35b）以确保所需的膜厚度晶体管工作，并且将第一和第二多晶硅膜处理成预定形状。

9. 发明申请

WO03007355A3 METHOD FOR THE PRODUCTION OF CONTACTS FOR INTEGRATED CIRCUITS AND SEMICONDUCTOR COMPONENT WITH SAID CONTACTS 审中-公开
标题翻译：工艺用于生产集成电路和半导体元件这样的联系联系
公开(公告)号：WO03007355A3
公开(公告)日：2003-09-18
申请号：PCT/EP0207507
申请日：2002-07-05
申请人： INFINEON TECHNOLOGIES AG , KROENKE MATTHIAS , STAUB RALF , WANG KAE-HORNG
发明人： KROENKE MATTHIAS , STAUB RALF , WANG KAE-HORNG
IPC分类号： H01L21/60 , H01L21/768 , H01L21/8242 , H01L27/108 , H01L21/28
CPC分类号： H01L27/10888 , H01L21/76895 , H01L21/76897 , H01L27/10829
摘要： The invention relates to the production of one (or several) contacts on one or several active areas of a semiconductor disk, whereby one or several insulated control lines can be arranged on the active areas to be contacted. The control lines can, for example, be gate lines. The semiconductor element is produced in the following manner: a polysilicon layer is deposited on the semiconductor disk, the polysilicon layer is structured in order to produce a polysilicon contact over the active area, whereby the polysilicon contact covers the two control lines in an at least partial manner, a first insulator layer is applied to the semiconductor disk incorporating said polysilicon contact, the first insulator layer is partially removed to reveal the covering surface of the polysilicon contact and a metal layer is applied to the semiconductor disk for the electrical contacting of the polysilicon contact.
摘要翻译：有在半导体晶片的一个或多个有源区，其中一个或多个分离的控制线可以被布置在有源区域的一个（或更多个）触点被接触生成。控制线可以是，例如，到栅极线。的半导体器件如下制造：在多晶硅接触的嵌入在半导体晶片上沉积多晶硅层，图案化多晶硅层以形成在所述有源区中的多晶硅接触，其中，所述多晶硅接触至少覆盖两条控制线部分，在半导体晶片上施加第一绝缘层，部分去除所述第一绝缘层以暴露该多晶硅接触的顶部表面和该半导体晶片上施加金属层用于使多晶硅接触的电接触。

10. 发明申请

WO2003069675A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2003069675A1
公开(公告)日：2003-08-21
申请号：PCT/JP2003/001602
申请日：2003-02-14
申请人：松下電器産業株式会社 , 小川久 , 宮永績 , 江利口浩二 , 山田隆順 , 糸長総一郎 , 森義弘
发明人：小川久 , 宮永績 , 江利口浩二 , 山田隆順 , 糸長総一郎 , 森義弘
IPC分类号： H01L27/108
CPC分类号： H01L27/10882 , H01L27/10829 , H01L27/10894 , Y10S257/905 , Y10S257/908
摘要： A memory region is provided with a memory cell transistor and a trench type capacitor, and a logic circuit region with CMOS transistors. A bit line contact (31) and a bit line (31) extending over an interlayer insulating film (30) are provided. In the memory cell transistor, a source diffused layer (18) is covered with two insulating film side walls (25a, 25b), but no silicide layer is formed over the top of the source diffused layer. A plate contact (31) is provided to connect a shield line (33) and a plate electrode (16b) by penetrating the interlayer insulating film (30), and this shield line (33) is provided on the same wiring layer as the bit line (32).
摘要翻译：存储区域设置有存储单元晶体管和沟槽型电容器，以及具有CMOS晶体管的逻辑电路区域。提供了位于层间绝缘膜（30）上的位线接触（31）和位线（31）。在存储单元晶体管中，源极扩散层（18）被两个绝缘膜侧壁（25a，25b）覆盖，但在源极扩散层顶部没有形成硅化物层。提供了通过穿透层间绝缘膜（30）来连接屏蔽线（33）和平板电极（16b）的板状触点（31），并且该屏蔽线（33）设置在与该位行（32）。

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