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1. 发明申请

WO2015054785A1 COST EFFECTIVE METHOD OF FORMING EMBEDDED DRAM CAPACITOR 审中-公开
标题翻译：成本有效的嵌入式DRAM电容器的方法
公开(公告)号：WO2015054785A1
公开(公告)日：2015-04-23
申请号：PCT/CA2014/050993
申请日：2014-10-15
申请人： CONVERSANT INTELLECTUAL PROPERTY MANAGEMENT INC.
发明人： LEE, Soogeun
IPC分类号： H01L21/74 , H01L27/04 , H01L27/108
CPC分类号： H01L27/10844 , H01L21/76844 , H01L21/76865 , H01L23/5223 , H01L23/53238 , H01L23/53295 , H01L27/108 , H01L27/10814 , H01L27/10855 , H01L27/10894 , H01L27/10897 , H01L28/75 , H01L28/87 , H01L28/91 , H01L2924/0002 , H01L2924/00
摘要： A high capacitance embedded metal interconnect capacitor and associated fabrication processes are disclosed for using a directional barrier metal formation sequence in a dual damascene copper process to form multi-layer stacked copper interconnect structure having reduced barrier metal layer formation at the bottom of each via hole so that the multi- layer stacked copper interconnect structure may be readily removed and replaced with high capacitance MIM capacitor layers.
摘要翻译：公开了一种高电容嵌入式金属互连电容器和相关的制造工艺，用于在双镶嵌铜工艺中使用方向性阻挡金属形成顺序，以形成在每个通孔底部形成减少的阻挡金属层形成的多层堆叠铜互连结构，可以容易地去除多层堆叠铜互连结构并用高电容MIM电容器层代替。

2. 发明申请

WO2014181789A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2014181789A1
公开(公告)日：2014-11-13
申请号：PCT/JP2014/062219
申请日：2014-05-07
申请人：ピーエスフォールクスコエスエイアールエル , 三笠典章
发明人：三笠　典章
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10894 , H01L27/10814 , H01L27/10885
摘要：主面（Ｓ）を有する半導体基板（１０）と，それぞれ主面（Ｓ）から該主面（Ｓ）の法線方向に距離Ｌ１の位置に，主面（Ｓ）に平行な第１の方向に沿って延設された複数のビット線（ＢＬ１）と，それぞれ主面（Ｓ）から該主面（Ｓ）の法線方向に距離Ｌ２の位置に，第１の方向に沿って延設された複数のビット線（ＢＬ２）とを備え，距離Ｌ１及び距離Ｌ２は互いに異なり，複数のビット線（ＢＬ１）及び複数のビット線（ＢＬ２）は，主面（Ｓ）に平行でありかつ第１の方向と垂直な第２の方向から見て，交互に配置される半導体装置を提供する。
摘要翻译：提供一种半导体器件，其具有：具有主表面（S）的半导体衬底（10）; 多个位线（BL1），其在与所述主面（S）平行的方向上延伸，所述位线位于与所述主面（S）的主面（S）的法线方向的距离（L1）的位置表面（S）; 以及从主表面（S）在主表面（S）的法线方向上的距离（L2）的位置沿第一方向延伸的多个位线（BL2）。距离（L1）和距离（L2）彼此不同，位线（BL1）和位线（BL2）平行于主表面（S），并且当从第二方向垂直于第一方向。

3. 发明申请

WO2012121265A1 MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME 审中-公开
标题翻译：存储器件及其制造方法
公开(公告)号：WO2012121265A1
公开(公告)日：2012-09-13
申请号：PCT/JP2012/055733
申请日：2012-02-29
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , MATSUBAYASHI, Daisuke
发明人： MATSUBAYASHI, Daisuke
IPC分类号： H01L21/8242 , H01L27/088 , H01L27/108 , H01L29/12 , H01L29/78 , H01L29/786
CPC分类号： H01L27/1085 , C23C14/08 , H01L21/84 , H01L27/0688 , H01L27/105 , H01L27/10814 , H01L27/10823 , H01L27/10876 , H01L27/10885 , H01L27/10891 , H01L27/10894 , H01L27/10897 , H01L27/115 , H01L27/11507 , H01L27/11514 , H01L27/1156 , H01L27/1203 , H01L27/1207 , H01L27/1225 , H01L27/1255 , H01L28/40 , H01L29/78642 , H01L29/7869
摘要： A memory device that is as small in area as possible and has an extremely long data retention period. A transistor with extremely low leakage current is used as a cell transistor of a memory element in a memory device. Moreover, in order to reduce the area of a memory cell, the transistor is formed so that its source and drain are stacked in the vertical direction in a region where a bit line and a word line intersect each other. Further, a capacitor is stacked above the transistor.
摘要翻译：一种存储器件，其面积尽可能小，数据保存期极长。具有极低泄漏电流的晶体管被用作存储器件中的存储元件的单元晶体管。此外，为了减小存储单元的面积，晶体管形成为使得其源极和漏极在位线和字线相交的区域中沿垂直方向堆叠。此外，电容器堆叠在晶体管的上方。

4. 发明申请

WO2011066322A3 IMPROVED EDRAM ARCHITECTURE 审中-公开
标题翻译：改进的EDRAM架构
公开(公告)号：WO2011066322A3
公开(公告)日：2011-09-15
申请号：PCT/US2010057888
申请日：2010-11-23
申请人： QUALCOMM INC , KANG WOOTAG , WANG ZHONGZE
发明人： KANG WOOTAG , WANG ZHONGZE
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10894 , H01L27/10811 , H01L27/10897
摘要： A process for manufacturing an eDRAM device (300) comprises fabricating semiconductor features (304 a-e) on a semiconductor substrate, the semiconductor substrate including a DRAM area (301) and logic area (302). The process also includes fabricating a first conductive layer (Ml) in the DRAM area and in the logic area, the first conductive layer in communication with a first group of the semiconductor features. After fabricating the first conductive layer, a storage component (312,313) is fabricated in communication with a second group of the semiconductor features within the DRAM area.
摘要翻译：一种制造eDRAM器件（300）的方法包括在半导体衬底上制造半导体特征（304a-e），所述半导体衬底包括DRAM区域（301）和逻辑区域（302）。该工艺还包括在DRAM区域和逻辑区域中制造第一导电层（M1），第一导电层与第一组半导体特征通信。在制造第一导电层之后，制造与DRAM区域内的第二组半导体特征通信的存储部件（312,313）。

5. 发明申请

WO2011046844A1 SYSTEM COMPRISING A SEMICONDUCTOR DEVICE AND STRUCTURE 审中-公开
标题翻译：包含半导体器件和结构的系统
公开(公告)号：WO2011046844A1
公开(公告)日：2011-04-21
申请号：PCT/US2010/052093
申请日：2010-10-08
申请人： OR-BACH, Zvi , CRONQUIST, Brian , BEINGLASS, Israel , DE JONG, J., L. , SEKAR, Deepak, C. , WURMAN, Zeev
发明人： OR-BACH, Zvi , CRONQUIST, Brian , BEINGLASS, Israel , DE JONG, J., L. , SEKAR, Deepak, C. , WURMAN, Zeev
IPC分类号： H01L23/538
CPC分类号： H01L27/0688 , G03F9/7076 , G03F9/7084 , H01L21/268 , H01L21/76254 , H01L21/76898 , H01L21/8221 , H01L21/823871 , H01L21/84 , H01L23/367 , H01L23/481 , H01L23/5226 , H01L23/528 , H01L23/53214 , H01L23/53228 , H01L23/544 , H01L24/73 , H01L27/0207 , H01L27/088 , H01L27/092 , H01L27/105 , H01L27/10876 , H01L27/10894 , H01L27/10897 , H01L27/11 , H01L27/1108 , H01L27/112 , H01L27/11551 , H01L27/11578 , H01L27/11807 , H01L27/11898 , H01L27/1203 , H01L29/42392 , H01L29/458 , H01L29/66272 , H01L29/66545 , H01L29/66621 , H01L29/66848 , H01L29/66901 , H01L29/732 , H01L29/78639 , H01L29/78642 , H01L29/78645 , H01L29/808 , H01L29/812 , H01L2223/5442 , H01L2223/54426 , H01L2223/54453 , H01L2224/16145 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/45124 , H01L2224/45147 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73253 , H01L2224/73265 , H01L2924/00011 , H01L2924/10253 , H01L2924/12032 , H01L2924/1301 , H01L2924/1305 , H01L2924/13062 , H01L2924/13091 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/3011 , H01L2924/3025 , H01L2924/00014 , H01L2924/00 , H01L2224/80001 , H01L2924/00012 , H01L2924/01015
摘要： A system includes a semiconductor device. The semiconductor device includes a first single crystal silicon layer comprising first transistors, first alignment marks, and at least one metal layer overlying the first single crystal silicon layer, wherein the at least one metal layer comprises copper or aluminum more than other materials; and a second single crystal silicon layer overlying the at least one metal layer. The second single crystal silicon layer comprises a plurality of second transistors arranged in substantially parallel bands. Each of a plurality of the bands comprises a portion of the second transistors along an axis in a repeating pattern.
摘要翻译：系统包括半导体器件。半导体器件包括第一单晶硅层，其包括第一晶体管，第一对准标记和覆盖在第一单晶硅层上的至少一个金属层，其中至少一个金属层比其它材料包括铜或铝; 以及覆盖所述至少一个金属层的第二单晶硅层。第二单晶硅层包括以基本上平行的带布置的多个第二晶体管。多个频带中的每一个包括沿重复图案的轴的第二晶体管的一部分。

6. 发明申请

WO2010080277A1 METHOD AND STRUCTURE FOR INTEGRATING CAPACITOR-LESS MEMORY CELL WITH LOGIC 审中-公开
标题翻译：使用逻辑集成无电容器存储器单元的方法和结构
公开(公告)号：WO2010080277A1
公开(公告)日：2010-07-15
申请号：PCT/US2009/066951
申请日：2009-12-07
申请人： MICRON TECHNOLOGY, INC. , SANDHU, Gurtej, S.
发明人： SANDHU, Gurtej, S.
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10844 , H01L21/84 , H01L27/0688 , H01L27/105 , H01L27/10802 , H01L27/10894 , H01L27/10897 , H01L27/1203
摘要： Methods for fabricating integrated circuits include fabricating a logic device on a substrate, forming an intermediate semiconductor substrate on a surface of the logic device, and fabricating a capacitor-less memory cell on the intermediate semiconductor substrate. Integrated circuits with capacitor-less memory cells formed on a surface of a logic device are also disclosed, as are multi-core microprocessors including such integrated circuits.
摘要翻译：制造集成电路的方法包括在基板上制造逻辑器件，在逻辑器件的表面上形成中间半导体衬底，以及在中间半导体衬底上制造无电容器的存储单元。还公开了在逻辑器件的表面上形成有无电容器的存储器单元的集成电路，以及包括这种集成电路的多核微处理器。

7. 发明申请

WO2010038581A1 SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体器件
公开(公告)号：WO2010038581A1
公开(公告)日：2010-04-08
申请号：PCT/JP2009/065548
申请日：2009-09-01
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , MATSUZAKI, Takanori
发明人： MATSUZAKI, Takanori
IPC分类号： H01L21/8242 , G06K19/07 , G11C11/406 , H01L27/108
CPC分类号： H01L27/108 , G11C11/4023 , H01L27/10894
摘要： A semiconductor device including a memory cell is provided. The memory cell comprises a transistor and a capacitor, and one of a resistor and a diode. A gate of the transistor is electrically connected to a word line, and one of a source and a drain of the transistor is electrically connected to a bit line. One terminal of the capacitor is electrically connected to the other of the source and the drain of the transistor, and the other terminal of the capacitor is electrically connected to a wiring. One terminal of one of the resistor and the diode is electrically connected to the other of the source and the drain of the transistor, and the other terminal of one of the resistor and the diode is electrically connected to the wiring.
摘要翻译：提供了包括存储单元的半导体器件。存储单元包括晶体管和电容器，以及电阻器和二极管之一。晶体管的栅极电连接到字线，并且晶体管的源极和漏极中的一个电连接到位线。电容器的一个端子电连接到晶体管的源极和漏极中的另一个，并且电容器的另一个端子电连接到布线。电阻器和二极管中的一个的一个端子电连接到晶体管的源极和漏极中的另一个，并且电阻器和二极管中的一个的另一个端子电连接到布线。

8. 发明申请

WO2009126204A2 HIGH ASPECT RATIO OPENINGS 审中-公开
标题翻译：高纵横比开口
公开(公告)号：WO2009126204A2
公开(公告)日：2009-10-15
申请号：PCT/US2009001693
申请日：2009-03-18
申请人： MICRON TESCHNOLOGY INC , KIEHLBAUCH MARK W
发明人： KIEHLBAUCH MARK W
IPC分类号： H01L27/108 , H01L21/3065 , H01L21/8242 , H01L27/04
CPC分类号： H01G4/08 , H01G4/012 , H01G4/33 , H01L27/10817 , H01L27/10852 , H01L27/10894 , H01L28/90 , Y10T29/43
摘要： A capacitor forming method includes forming an electrically conductive support material over a substrate, with the support material containing at least 25 at% carbon. The method includes forming an opening through at least the support material where the opening has an aspect ratio of at least 20: 1 within a thickness of the support material. After forming the opening, the method includes processing the support material to effect a reduction in conductivity, and forming a capacitor structure in the opening.
摘要翻译：电容器形成方法包括在衬底上形成导电载体材料，其中载体材料含有至少25原子％的碳。该方法包括形成穿过至少支撑材料的开口，其中开口在支撑材料的厚度内具有至少20：1的纵横比。在形成开口之后，该方法包括处理支撑材料以实现导电率的降低，并且在开口中形成电容器结构。

9. 发明申请

WO2009096468A1 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法审中-公开
标题翻译：半导体存储器件，具有安装存储器的半导体器件，以及用于制造器件的方法
公开(公告)号：WO2009096468A1
公开(公告)日：2009-08-06
申请号：PCT/JP2009/051463
申请日：2009-01-29
申请人：日本ユニサンティスエレクトロニクス株式会社 , 舛岡富士雄 , 新井紳太郎
发明人：舛岡富士雄 , 新井紳太郎
IPC分类号： H01L21/8242 , H01L21/8238 , H01L27/092 , H01L27/108
CPC分类号： H01L21/84 , H01L21/823814 , H01L21/823821 , H01L21/823885 , H01L27/10823 , H01L27/10876 , H01L27/10894 , H01L27/10897 , H01L27/12 , H01L29/78642
摘要：　メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記メモリセル部のＭＯＳトランジスタの少なくとも一部および前記周辺回路部のＭＯＳトランジスタの少なくとも一部は、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記少なくとも一部の周辺回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体記憶装置を提供する。
摘要翻译：一种半导体存储装置，其中存储单元部分和外围电路部分由MOS晶体管构成。半导体存储装置包括基板，基板上的绝缘膜，以及形成在基板上的绝缘膜上的平面半导体层。存储单元部分的MOS晶体管的至少一部分和外围电路部分的MOS晶体管的至少一部分包括形成在平面半导体层上的第一杂质区域，形成在平面半导体层上的柱状半导体层，第二形成在柱状半导体层的上部的杂质区域和形成在柱状半导体层的侧壁上的栅极。外围电路部分的至少一部分的MOS晶体管包括不同导电类型的第一和第二MOS晶体管，并且形成硅化物层以连接第一MOS晶体管中的第一杂质区的表面的至少一部分其中第二MOS晶体管中的第一杂质区域的至少一部分表面。

10. 发明申请

WO2007087155A2 SYSTEMS AND METHODS FOR FORMING ADDITIONAL METAL ROUTING IN SEMICONDUCTOR DEVICES 审中-公开
标题翻译：用于在半导体器件中形成额外的金属布线的系统和方法
公开(公告)号：WO2007087155A2
公开(公告)日：2007-08-02
申请号：PCT/US2007/000410
申请日：2007-01-05
申请人： MICRON TECHNOLOGY, INC. , MCDANIEL, Terry , GREEN, James , FISCHER, Mark
发明人： MCDANIEL, Terry , GREEN, James , FISCHER, Mark
IPC分类号： H01L21/8242 , H01L27/108 , H01L27/105 , H01L21/8239
CPC分类号： H01L27/105 , H01L21/823475 , H01L21/823871 , H01L27/1052 , H01L27/10894 , H01L27/10897 , H01L27/11531 , H01L29/66545
摘要： Memory devices, such as DRAM memory devices, may include one or more metal layers above a local interconnect of the DRAM memory that make contact to lower gate regions of the memory device. As the size of semiconductor components decreases and circuit densities increase, the density of the metal routing in these upper metal layers becomes increasingly difficult to fabricate. By providing additional metal routing in the lower gate regions that may be coupled to the upper metal layers, the spacing requirements of the upper metal layers may be eased, while maintaining the size of the semiconductor device. In addition, the additional metal routing formed in the gate regions of the memory devices may be disposed parallel to other metal contacts in a strapping configuration, thus reducing a resistance of the metal contacts, such as buried digit lines of a DRAM memory cell.
摘要翻译：诸如DRAM存储器设备之类的存储器设备可以包括位于DRAM存储器的本地互连上方的一个或多个金属层，其与存储器设备的较低的栅极区域接触。随着半导体元件尺寸的减小和电路密度的增加，这些上部金属层中的金属布线密度变得越来越难以制造。通过在可以耦合到上金属层的下栅极区域中提供额外的金属布线，上金属层的间隔需求可以被放宽，同时保持半导体器件的尺寸。另外，在存储器件的栅极区域中形成的附加金属布线可以以捆扎配置与其它金属接触件平行地布置，从而减少金属接触件的电阻，例如DRAM存储器单元的埋入数字线。 / p>

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