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21. 发明申请

WO2015094810A1 LINER FOR PHASE CHANGE MEMORY (PCM) ARRAY AND ASSOCIATED TECHNIQUES AND CONFIGURATIONS 审中-公开
标题翻译：相位变化记忆体（PCM）阵列及相关技术和配置
公开(公告)号：WO2015094810A1
公开(公告)日：2015-06-25
申请号：PCT/US2014/069280
申请日：2014-12-09
申请人： INTEL CORPORATION
发明人： ROCKLEIN, Noel , TAO, Qian , SONG, Zhe , BHAT, Vishwanath
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/2481 , H01L27/2427 , H01L27/2463 , H01L45/06 , H01L45/12 , H01L45/1233 , H01L45/141 , H01L45/16 , H01L45/1675
摘要： Embodiments of the present disclosure describe a liner for a phase change memory (PCM) array and associated techniques and configurations. In an embodiment, a substrate, an array of phase change memory (PCM) elements disposed on the substrate, wherein individual PCM elements of the array of PCM elements comprise a chalcogenide material and a liner disposed on sidewall surfaces of the individual PCM elements, wherein the liner comprises aluminum (Al), silicon (Si) and oxygen (O). Other embodiments may be described and/or claimed.
摘要翻译：本公开的实施例描述了用于相变存储器（PCM）阵列和相关联的技术和配置的衬垫。在一个实施例中，衬底，设置在衬底上的相变存储器（PCM）元件的阵列，其中PCM元件阵列的各个PCM元件包括硫族化物材料和设置在各个PCM元件的侧壁表面上的衬垫，其中衬垫包括铝（Al），硅（Si）和氧（O）。可以描述和/或要求保护其他实施例。

22. 发明申请

WO2015072958A1 NONLINEAR MEMRISTOR DEVICES WITH THREE-LAYER SELECTORS 审中-公开
标题翻译：具有三层选择器的非线性电容器件
公开(公告)号：WO2015072958A1
公开(公告)日：2015-05-21
申请号：PCT/US2013/069528
申请日：2013-11-12
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： CHOI, Byung-Joon , YANG, Jianhua , WILLIAMS, R., Stanley , GIBSON, Gary , JACKSON, Warren
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L45/1226 , H01L27/2418 , H01L45/08 , H01L45/1233 , H01L45/1253 , H01L45/14 , H01L45/145 , H01L45/146 , H01L45/16
摘要： A nonlinear memristor device with a three-layer selector includes a memristor in electrical series with a three-layer selector. The memristor comprises at least one electrically conducting layer and at least one electrically insulating layer. The three-layer selector comprises a three-layer structure selected from the group consisting of XN-XO-XN; XN-YO-ZN; XN-YO-XN; XO-XN-XO; XO-YN-XO; XO-YN-ZO; XO-YO-XO; XO-YO-ZO; XN-YN-ZN; and XN-YN-XN. X represents a compound-forming metal different from Y and Z.
摘要翻译：具有三层选择器的非线性忆阻器装置包括与三层选择器电连接的忆阻器。忆阻器包括至少一个导电层和至少一个电绝缘层。三层选择器包括从XN-XO-XN组成的组中选择的三层结构; XN-YO-ZN; XN-YO-XN; XO-XN-XO; XO-YN-XO; XO-YN-ZO; XO-YO-XO; XO-YO-ZO; XN-YN-ZN; 和XN-YN-XN。 X表示不同于Y和Z的化合物形成金属。

23. 发明申请

WO2015065443A1 THREE DIMENSIONAL RESISTIVE MEMORY ARCHITECTURES 审中-公开
标题翻译：三维电阻记忆体结构
公开(公告)号：WO2015065443A1
公开(公告)日：2015-05-07
申请号：PCT/US2013/067823
申请日：2013-10-31
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： PERNER, Frederick , RHO, Kwangmyoung , KIM, Jeong Hwan , HWANG, Sangmin , PARK, Jinwon , YI, Jae Yun , LEE, Jae Yeon , CHUNG, Sung Won
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： G11C13/0028 , G11C8/10 , G11C13/0002 , G11C13/0023 , G11C13/0026 , G11C13/004 , G11C13/0069 , G11C2213/71 , G11C2213/77 , H01L27/2436 , H01L27/2481 , H01L45/04
摘要： In one example, a three dimensional resistive memory architecture includes adjacent memory tiles with each tile including a multilevel resistive crossbar array and at least one decoder. The multilevel crossbar array includes layers of row crossbars, layers of column crossbars, and layers of resistive memory elements interposed between cross points of the row crossbars and the column crossbars, in which at least one layer of crossbars extends from a first tile through an adjacent tile and is used to address resistive memory elements in the adjacent tile, The at least one decoder underlies the multilevel resistive crossbar array and includes an address matrix comprising digital lines and analog lines, in which the digital lines select which crossbars are connected to the analog lines.
摘要翻译：在一个示例中，三维电阻存储器架构包括相邻的存储器片，每个片包括多电平电阻交叉列阵列和至少一个解码器。所述多级交叉开关阵列包括插入所述行十字条和所述列交叉条的交叉点之间的行交叉条，列交叉条层和电阻性存储器元件层，其中至少一层交叉条从第一瓦片延伸穿过相邻的并且用于寻址相邻瓦片中的电阻性存储器元件。至少一个解码器位于多电平电阻交叉开关阵列之下，并且包括包括数字线路和模拟线路的地址矩阵，其中数字线选择哪个交叉连接到模拟线。

24. 发明申请

WO2015038158A1 SWITCHING RESISTANCE MEMORY DEVICES WITH INTERFACIAL CHANNELS 审中-公开
标题翻译：具有接口通道的开关电阻存储器件
公开(公告)号：WO2015038158A1
公开(公告)日：2015-03-19
申请号：PCT/US2013/059935
申请日：2013-09-16
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： WANG, Shih-Yuan , YANG, Jianhua , WILLIAMS, R Stanley
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/2463 , H01L45/08 , H01L45/085 , H01L45/1226 , H01L45/1233 , H01L45/1266 , H01L45/145 , H01L45/146 , H01L45/1616 , H01L45/1683
摘要： A switching resistance memory device with an interfacial channel includes a stack made of a layer of a first material and a layer of a second material. The layers form an interface, with the interface comprising the interfacial channel along which charged species can travel. A first electrode contacts a first edge of the stack, and a second electrode contacts a second edge of the stack.
摘要翻译：具有界面通道的开关电阻存储器件包括由第一材料层和第二材料层构成的叠层。这些层形成界面，其界面包括带电物种可以沿其移动的界面通道。第一电极接触堆叠的第一边缘，并且第二电极接触堆叠的第二边缘。

25. 发明申请

WO2015008548A1 半導体装置の製造方法审中-公开
标题翻译：制造半导体器件的方法
公开(公告)号：WO2015008548A1
公开(公告)日：2015-01-22
申请号：PCT/JP2014/064597
申请日：2014-06-02
申请人：株式会社東芝
发明人：太田　健介 , 齋藤　真澄 , 佐久間　究 , 松下　大介
IPC分类号： H01L21/336 , H01L21/3065 , H01L21/8247 , H01L27/115 , H01L29/06 , H01L29/78 , H01L29/788 , H01L29/792
CPC分类号： H01L21/3065 , B82Y10/00 , B82Y40/00 , H01L21/28282 , H01L21/3085 , H01L21/3086 , H01L29/045 , H01L29/0657 , H01L29/0673 , H01L29/66439 , H01L29/66833 , H01L29/775 , H01L29/792
摘要：［課題］幅が微細でかつ間隔が狭いナノワイヤを有するナノワイヤトランジスタを製造することのできる半導体装置の製造方法を提供する。［解決手段］実施形態による半導体装置の製造方法は、半導体層上に第１方向に延在する第１マスクを形成する工程と、前記第１マスクを用いて前記半導体層をエッチングし、前記第１方向に沿った両側面を有する凸形状の第１領域を形成するとともに前記両側面に第２マスクを形成する工程と、前記第１マスクを除去することにより前記第１領域の上面を露出する工程と、露出した前記上面をエッチングすることにより、前記第１領域から、前記第１方向に沿って延在する第２および第３領域を形成する工程と、を備えている。
摘要翻译：为了提供制造半导体器件的方法，该方法能够制造具有以非常细的宽度和窄间距布置的纳米线的纳米线晶体管。 [解决方案]根据实施例的半导体器件的制造方法具有：形成在半导体层上沿第一方向延伸的第一掩模的步骤; 使用所述第一掩模蚀刻所述半导体层的步骤，形成具有沿着所述第一方向延伸的两个侧面的第一突出区域，以及在所述两个侧面上形成第二掩模; 通过去除第一掩模来暴露第一区域的顶表面的步骤; 以及用于蚀刻暴露的顶表面以形成从第一区域延伸并沿着第一方向延伸的第二和第三区域的步骤。

26. 发明申请

WO2014185897A1 NANOCHANNEL ARRAY OF NANOWIRES FOR RESISTIVE MEMORY DEVICES 审中-公开
标题翻译：用于电阻记忆装置的纳米通道纳米纳米阵列
公开(公告)号：WO2014185897A1
公开(公告)日：2014-11-20
申请号：PCT/US2013/041069
申请日：2013-05-15
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： WANG, Shih-Yuan , YANG, Jianhua
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L45/1233 , H01L27/2463 , H01L45/08 , H01L45/141 , H01L45/142 , H01L45/143 , H01L45/144 , H01L45/145 , H01L45/146 , H01L45/148 , H01L45/149 , H01L45/1608
摘要： A resistive memory device includes two electrodes sandwiching an insulating region. The device further includes a nanochannel array providing a conducting path between the two electrodes. The nanochannel array includes a plurality of nanowires that extends from one electrode to the other.
摘要翻译：电阻式存储器件包括夹着绝缘区域的两个电极。该器件还包括提供两个电极之间的导电路径的纳米通道阵列。纳米通道阵列包括从一个电极延伸到另一个电极的多个纳米线。

27. 发明申请

WO2014181785A1 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2014181785A1
公开(公告)日：2014-11-13
申请号：PCT/JP2014/062214
申请日：2014-04-25
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人： HANAOKA, Kazuya
IPC分类号： H01L29/786 , H01L21/28 , H01L21/336 , H01L21/768 , H01L21/8242 , H01L21/8247 , H01L23/522 , H01L27/105 , H01L27/108 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/78606 , H01L27/124 , H01L29/045 , H01L29/24 , H01L29/41733 , H01L29/458 , H01L29/66969 , H01L29/78618 , H01L29/7869 , H01L29/78696
摘要： To provide a semiconductor device having a structure with which the device can be easily manufactured even if the size is decreased and which can suppress a decrease in electrical characteristics caused by the decrease in the size, and a manufacturing method thereof. A source electrode layer and a drain electrode layer are formed on an upper surface of an oxide semiconductor layer. A side surface of the oxide semiconductor layer and a side surface of the source electrode layer are provided on the same surface and are electrically connected to a first wiring. Further, a side surface of the oxide semiconductor layer and a side surface of the drain electrode layer are provided on the same surface and are electrically connected to a second wiring.
摘要翻译：为了提供具有即使尺寸减小也能够容易地制造该装置并且可以抑制由尺寸减小引起的电特性降低的结构的半导体器件及其制造方法。源电极层和漏电极层形成在氧化物半导体层的上表面上。氧化物半导体层的侧表面和源电极层的侧表面设置在同一表面上并与第一布线电连接。此外，氧化物半导体层的侧表面和漏电极层的侧表面设置在同一表面上并电连接到第二布线。

28. 发明申请

WO2014174938A1 水素化アモルファスシリコン系膜を有する記憶素子审中-公开
标题翻译：具有氢化非晶硅膜的储存元件
公开(公告)号：WO2014174938A1
公开(公告)日：2014-10-30
申请号：PCT/JP2014/057316
申请日：2014-03-18
申请人：独立行政法人産業技術総合研究所
发明人：林　豊 , 池上　敬一 , 大野　恭秀 , 上村　崇史 , 松本　和彦
IPC分类号： H01L21/336 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/792 , H01L29/513
摘要：低温で良好な電子界面が形成される記憶手段として，第１表面（11）と第１導電形を有する第１半導体領域（10）の該第１表面の少なくとも一部に接して水素化アモルファスシリコン系膜（110）を設け，更に該水素化アモルファスシリコン系膜に接して一層または多層の第１絶縁膜（120）を設け，更に該第１絶縁膜に接して第１導電膜（130）を設けた構成を提供する。
摘要翻译：作为在低温下形成有利的电子界面的存储装置，提供一种结构，使得提供与第一半导体区域（10）的第一表面的至少一部分接触的氢化非晶硅膜（110）具有第一表面（11）和第一导电形状，此外，提供与氢化非晶硅膜接触的单层或多层第一绝缘膜（120），此外，提供接触第一导电膜第一绝缘膜。

29. 发明申请

WO2014166346A1 一种U形沟道的半导体存储器审中-公开
公开(公告)号：WO2014166346A1
公开(公告)日：2014-10-16
申请号：PCT/CN2014/074530
申请日：2014-04-01
申请人：苏州东微半导体有限公司
发明人：刘伟 , 刘磊 , 王鹏飞 , 龚轶
IPC分类号： H01L27/115 , H01L29/10 , H01L21/8247
CPC分类号： H01L27/11521 , H01L21/28273 , H01L27/0629 , H01L27/0727 , H01L29/1037 , H01L29/42324 , H01L29/42336 , H01L29/42364 , H01L29/4916 , H01L29/66825 , H01L29/7881
摘要：一种U形沟道的半导体存储器，包括：在半导体衬底（200）内设有的U形沟道区（401）、源区（201）和漏区（202），在U形沟道区上设有的第一层绝缘薄膜（203）、设有缺口（204）的浮栅（205）、第二层绝缘薄膜（206）和控制栅（207），在浮栅与漏区之间设有的p−n结二极管，由控制栅、第二层绝缘薄膜和p−n结二极管组成的以控制栅为栅极的栅控二极管。通过在浮栅中设置一个缺口，在不提高U形沟道半导体存储器的制造成本、难度、和不影响U形沟道半导体存储器性能的前提下，进一步降低半导体存储器件的尺寸，提高芯片密度。

30. 发明申请

WO2014153834A1 MEMORY STRUCTURE AND METHOD FOR FORMING SAME 审中-公开
标题翻译：记忆结构及其形成方法
公开(公告)号：WO2014153834A1
公开(公告)日：2014-10-02
申请号：PCT/CN2013/076548
申请日：2013-05-31
申请人： TSINGHUA UNIVERSITY
发明人： LIU, Libin , WANG, Jing , LIANG, Renrong
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11578 , H01L27/11551
摘要： A memory structure and a method for forming the same are provided. The memory structure comprises: a substrate (100); a plurality of channel structures (200) formed on the substrate (100), in which the plurality of channel structures (200) are parallel with each other, each channel structure (200) comprises a plurality of single crystal semiconductor layers (210) and a plurality of oxide layers (220) alternately stacked in a direction perpendicular to the substrate (100), and at least one of the plurality of oxide layers (220) is a single crystal oxide layer; and a plurality of gate structures (300) matched with the plurality of channel structures (200), in which each gate structure (300) comprises a gate dielectric layer (310) immediately adjacent to the plurality of channel structures and a gate electrode layer (320) immediately adjacent to the gate dielectric layer (310).
摘要翻译：提供了一种记忆结构及其形成方法。存储器结构包括：衬底（100）; 多个通道结构（200）形成在所述基板（100）上，所述多个通道结构（200）彼此平行，每个通道结构（200）包括多个单晶半导体层（210）和在与所述基板（100）垂直的方向上交替层叠的多个氧化物层（220），所述多个氧化物层（220）中的至少一个是单晶氧化物层; 以及与所述多个通道结构（200）匹配的多个栅极结构（300），其中每个栅极结构（300）包括紧邻所述多个沟道结构的栅介质层（310）和栅电极层 320），紧邻栅介质层（310）。

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