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1. 发明授权

KR101873850B1 보디 영역과 드리프트 영역 사이의 수직 ＰＮ 접합을 포함하는 반도체 디바이스 有权
公开(公告)号：KR101873850B1
公开(公告)日：2018-07-04
申请号：KR1020160102885
申请日：2016-08-12
申请人： 인피니언 테크놀로지스 오스트리아 아게
发明人： 에렌트라우트,게오르그 , 훈츠러,미하엘 , 쿠엔레,마티아스 , 지미니크,랄프
IPC分类号： H01L29/66 , H01L29/78 , H01L29/10
CPC分类号： H01L29/7397 , H01L21/02639 , H01L23/367 , H01L23/3677 , H01L29/0623 , H01L29/0653 , H01L29/0696 , H01L29/1095 , H01L29/36 , H01L29/407 , H01L29/417 , H01L29/423 , H01L29/4236 , H01L29/6634 , H01L29/66348 , H01L29/7396
摘要： 반도체디바이스는제1 표면(101)으로부터반도체부분(100) 내로연장되는드리프트영역(121)을포함한다. 드리프트영역(121)의 2 개의부분(121a, 121b) 사이의보디영역(115)은드리프트영역(121)과제1 pn 접합(pn1)을형성한다. 소스영역(110)은보디영역(115)과제2 pn 접합(pn2)을형성한다. pn 접합들(pn1, pn2)은제1 표면(101)에수직인섹션들을포함한다. 게이트구조물들(150)은보디영역들(115) 내로연장되고, 게이트전극(155)을포함한다. 필드플레이트구조물들(160)은드리프트영역(121) 내로연장되고, 게이트전극(155)으로부터분리된필드전극(165)을포함한다. 게이트차폐구조물(400)은제2 표면(102)에바로인접해있는백플레이트전극(320)과게이트구조물들(150) 사이의용량성결합을감소시키도록되어있다.

2. 发明公开

KR20180068860A 감소된 트렌치 로딩 효과를 갖는 반도체 장치 审中-公开
公开(公告)号：KR20180068860A
公开(公告)日：2018-06-22
申请号：KR20170166516
申请日：2017-12-06
申请人： TAIWAN SEMICONDUCTOR MFG CO LTD
发明人： SUN CHIA KAI , TSAI CHIA CHING , CHIU YI WEI , CHANG HUNG JUI
IPC分类号： H01L21/768 , H01L21/027 , H01L21/28
CPC分类号： H01L21/76224 , H01L21/28088 , H01L21/3065 , H01L21/3086 , H01L21/311 , H01L21/31116 , H01L21/31144 , H01L21/762 , H01L21/768 , H01L29/10 , H01L29/423 , H01L29/4236 , H01L29/51 , H01L29/517
摘要： 본개시내용은반도체장치및 그제조방법에관한것으로, 더구체적으로는감소된트렌치로딩효과를갖는반도체장치에관한것이다. 본개시내용은반도체장치에서의트렌치로딩효과를감소시키기위하여하나이상의산소-기반층을포함하는새로운다층캡 필름을제공한다. 다층캡 필름은금속하드마스크층 및하나이상의산소-기반층으로제조될수 있다. 금속하드마스크층은질화티타늄(TiN)으로형성될수 있다. 산소-기반층은테트라에틸오르토실리케이트(TEOS)로형성될수 있다.

3. 发明授权

KR101834660B1 수직 터널링 전계효과 트랜지스터 및 이의 제조방법 有权
标题翻译：垂直隧穿场效应晶体管及其制造方法
公开(公告)号：KR101834660B1
公开(公告)日：2018-03-06
申请号：KR1020160106351
申请日：2016-08-22
申请人： 한양대학교 산학협력단
发明人： 김태환 , 안준성 , 이준규
IPC分类号： H01L29/78 , H01L29/73 , H01L29/66 , H01L29/423
CPC分类号： H01L29/423 , H01L29/66 , H01L29/73 , H01L29/78
摘要： 수직터널링전계효과트랜지스터및 이의제조방법이제공된다. 구체적으로, 수직터널링전계효과트랜지스터는, 기판상에배치되고상부로연장되는돌출부를가지며돌출부를포함하는전체영역에서균일한농도로도핑된소스층과, 소스층상에서소스층의돌출부를커버하고소스층의나머지부분을노출시키는채널패턴과, 채널패턴상에서채널패턴에중첩하고농도구배를갖도록도핑된드레인패턴과, 소스층, 채널패턴및 드레인패턴을커버하는게이트절연막과, 게이트절연막상에서채널패턴의주위로배치되는게이트전극을포함한다.
摘要翻译：提供了垂直隧穿场效应晶体管及其制造方法。具体而言，垂直隧穿场效应晶体管包括：在整个区域中掺杂有均匀浓度的源极层，源极层在源极层上具有在衬底上延伸并包括突起的突起; 覆盖所述源极层，所述沟道图案和所述漏极图案的栅极绝缘膜;与所述栅极绝缘膜上的所述沟道图案重叠的栅极绝缘膜; 如图所示。

4. 发明公开

KR1020170021743A 보디 영역과 드리프트 영역 사이의 수직 ＰＮ 접합을 포함하는 반도체 디바이스 审中-实审
标题翻译：一种半导体器件，包括体区和漂移区之间的垂直PN结
公开(公告)号：KR1020170021743A
公开(公告)日：2017-02-28
申请号：KR1020160102885
申请日：2016-08-12
申请人： 인피니언 테크놀로지스 오스트리아 아게
发明人： 에렌트라우트,게오르그 , 훈츠러,미하엘 , 쿠엔레,마티아스 , 지미니크,랄프
IPC分类号： H01L29/66 , H01L29/78 , H01L29/10
CPC分类号： H01L29/7397 , H01L21/02639 , H01L23/34 , H01L29/0623 , H01L29/0653 , H01L29/0696 , H01L29/1095 , H01L29/36 , H01L29/407 , H01L29/417 , H01L29/423 , H01L29/4236 , H01L29/6634 , H01L29/66348 , H01L29/7396
摘要： 반도체디바이스는제1 표면(101)으로부터반도체부분(100) 내로연장되는드리프트영역(121)을포함한다. 드리프트영역(121)의 2 개의부분(121a, 121b) 사이의보디영역(115)은드리프트영역(121)과제1 pn 접합(pn1)을형성한다. 소스영역(110)은보디영역(115)과제2 pn 접합(pn2)을형성한다. pn 접합들(pn1, pn2)은제1 표면(101)에수직인섹션들을포함한다. 게이트구조물들(150)은보디영역들(115) 내로연장되고, 게이트전극(155)을포함한다. 필드플레이트구조물들(160)은드리프트영역(121) 내로연장되고, 게이트전극(155)으로부터분리된필드전극(165)을포함한다. 게이트차폐구조물(400)은제2 표면(102)에바로인접해있는백플레이트전극(320)과게이트구조물들(150) 사이의용량성결합을감소시키도록되어있다.
摘要翻译：半导体器件包括从第一表面（101）延伸到半导体部分（100）中的漂移区（121）。漂移区121的两个部分121a和121b之间的体区115形成漂移区121的结1pn结pn1。源极区域110形成体区域115任务2pn结pn2。 pn结（pn1，pn2）包括垂直于第一表面（101）的部分。栅极结构150延伸到主体区域115中并且包括栅电极155。场板结构160延伸到漂移区121中并且包括与栅电极155分离的场电极165。栅极屏蔽结构400适于减小背板电极320与邻近第二表面102的栅极结构150之间的电容耦合。

5. 发明授权

KR101636134B1 반도체 장치 失效
标题翻译：半导体器件
公开(公告)号：KR101636134B1
公开(公告)日：2016-07-04
申请号：KR1020140093170
申请日：2014-07-23
申请人： 가부시끼가이샤 도시바
发明人： 사이토와타루 , 사이토야스노부
IPC分类号： H01L29/778
CPC分类号： H01L29/1066 , H01L29/0657 , H01L29/2003 , H01L29/402 , H01L29/41766 , H01L29/423 , H01L29/42316 , H01L29/7786
摘要： 본발명은, 노멀리오프동작을실현시키는반도체장치를제공한다. 실시형태의반도체장치는, AlGaN을재료로하는제1 반도체층과, 제1 반도체층위에설치되며, 논도프또는 n형의 AlGaN을재료로하는제2 반도체층과, 제2 반도체층위에설치되는제1 전극과, 제2 반도체층위에설치되는제2 전극과, 제2 반도체층위의제1 전극과제2 전극사이에, 제1 전극및 제2 전극과이격해서설치되며, p형의 AlGaN(0≤Z
摘要翻译：本发明提供实现常关操作的半导体器件。该实施例的半导体器件包括：由AlGaN制成的第一半导体层;设置在第一半导体层上的第二半导体层，第二半导体层由非掺杂或n型AlGaN制成; 设置在第二半导体层上的第二电极以及形成在第二半导体层上的第二电极，第一电极设置在第一电极和第二电极之间，并且p型AlGaN（0 设置在第三半导体层上的控制电极以及设置在控制电极和第三半导体层的第一电极之间的控制电极，由AlGaN作为材料制成的第四半导体层和设置在控制电极和第三半导体层的第二控制电极之间并由n型AlGaN制成的第五半导体层。

6. 发明公开

KR1020130023146A 기판 상에 반도체 컴포넌트들을 생성하기 위한 방법, 및 반도체 컴포넌트들을 포함하는 기판 无效
标题翻译：在基板上生产半导体元件的方法和包含半导体元件的基板
公开(公告)号：KR1020130023146A
公开(公告)日：2013-03-07
申请号：KR1020120092863
申请日：2012-08-24
申请人： 에스프로스 포토닉스 아게
发明人： 코이,비트데 , 안네세,마르코 , 닥터포프,마틴
IPC分类号： H01L21/027
CPC分类号： H01L21/32139 , H01L21/0337 , H01L21/0338 , H01L21/0274 , H01L29/06 , H01L29/423
摘要： PURPOSE: A method for forming semiconductor components on a substrate and the substrate including semiconductor components are provided to form semiconductor structures with gaps and lines of preset critical dimensions by improving a photolithography process. CONSTITUTION: A wafer(100) with etching structures and doping regions is prepared. Dielectrics(103) are coated on the wafer. A first layer(200) is patterned on a substrate coated with the dielectrics. A second layer(300) functioning as a mask layer is coated on the patterned first layer. A third layer(401) functioning as a mask for the second layer is coated on the second layer. A photography pattering process is continuously performed on the second layer twice. The second layer is patterned through the third layer.
摘要翻译：目的：提供一种在衬底上形成半导体部件的方法和包括半导体部件的衬底，以通过改进光刻工艺形成具有预设临界尺寸的间隙和线的半导体结构。构成：制备具有蚀刻结构和掺杂区的晶片（100）。电介质（103）被涂覆在晶片上。在涂覆有电介质的基板上对第一层（200）进行图案化。用作掩模层的第二层（300）涂覆在图案化的第一层上。用作第二层的掩模的第三层（401）涂覆在第二层上。在第二层上连续进行两次摄影图案处理。第二层通过第三层图案化。

7. 发明公开

KR1020110119768A 축소된 게이트 전극 피치를 가지는 비대칭 트랜지스터를 위한 경사 우물 주입 无效
标题翻译：具有减少栅极电极板的不对称晶体管的分级井植入
公开(公告)号：KR1020110119768A
公开(公告)日：2011-11-02
申请号：KR1020117019971
申请日：2010-01-27
申请人： 어드밴스드 마이크로 디바이시즈, 인코포레이티드
发明人： 멀핑거로버트 , 웨이앤디 , 호엔츠셜잔 , 파파게오르그바실리오스
IPC分类号： H01L21/266 , H01L21/336 , H01L29/78
CPC分类号： H01L21/266 , H01L21/2652 , H01L21/26586 , H01L21/823493 , H01L29/6659 , H01L29/7833 , H01L29/423
摘要： 틸트된 주입 공정을 사용하지 않으면서 비대칭 우물 주입을 토대로하여, 정교한 반도체 디바이스 및 비대칭 트랜지스터 구성이 얻어질 수 있다. 이를 위하여, 비대칭 트랜지스터 소스측에 비하여 드레인 측에서 더 높은 이온 블로킹 성능을 가지는 경사 레지스트 마스크와 같은 경사 주입 마스크가 형성될 수 있다. 예를 들어, 비대칭 구성은 고도의 성능 이득을 지닌 논-틸트 주입 공정에 근거하여 달성될 수 있으며 고려되는 기술 표준에 관계없이 달성될 수 있다.

8. 发明公开

KR1020060048209A 화합물 반도체 장치 및 그 제조 방법 无效
标题翻译：化合物半导体器件及其制造方法
公开(公告)号：KR1020060048209A
公开(公告)日：2006-05-18
申请号：KR1020050048183
申请日：2005-06-07
申请人： 산요덴키가부시키가이샤
发明人： 아사노데쯔로
IPC分类号： H01L29/80
CPC分类号： H01L24/05 , H01L24/03 , H01L24/06 , H01L24/45 , H01L24/48 , H01L27/0605 , H01L29/423 , H01L2224/04042 , H01L2224/05599 , H01L2224/05644 , H01L2224/05666 , H01L2224/05669 , H01L2224/45144 , H01L2224/48463 , H01L2224/48644 , H01L2224/48666 , H01L2224/48669 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01012 , H01L2924/01014 , H01L2924/01015 , H01L2924/01022 , H01L2924/01028 , H01L2924/01031 , H01L2924/01033 , H01L2924/01042 , H01L2924/01075 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/05042 , H01L2924/10329 , H01L2924/12032 , H01L2924/1306 , H01L2924/14 , H01L2924/1423 , H01L2924/181 , H01L2924/19043 , H01L2924/30105 , H01L2924/01032 , H01L2924/00
摘要： 화합물 반도체 장치에서는, 패드 전극 아래에 게이트 금속층을 형성하였지만, 매립 게이트 전극 구조의 경우에는, 패드 전극 하층의 게이트 금속층이 경질화되어, 와이어 본드 시의 불량이 다발하였다. 이를 해결하기 위해, 본 발명은 게이트 금속층을 형성하지 않고, 패드 금속층만으로 패드 전극을 형성한다. 패드 전극의 하방은 고농도 불순물 영역을 형성하여, 패드 전극을 기판에 직접 고착한다. 고농도 불순물 영역에 의해 소정의 아이솔레이션을 확보할 수 있기 때문에, 종래와 마찬가지의 질화막 불요의 구조이며, 또한 게이트 금속층이 경질화되는 것에 의한 와이어 본드 시의 불량을 회피할 수 있다. 따라서 FET의 특성을 향상시키는 게이트 전극 구조에서도 신뢰성 향상, 수율 향상을 실현할 수 있다.
소스 전극, 드레인 전극, 고농도 불순물 영역, 패드 금속층, 패드 전극, 게이트 금속층
摘要翻译：场效应晶体管的焊盘电极仅由焊盘金属层形成，而不提供栅极金属层。在焊盘电极的下方设置高浓度的杂质区，焊盘电极直接与基板接触。通过高浓度杂质区确保预定的隔离。因此，在不需要与现有技术相似的氮化物膜的结构中，可以避免由于栅极金属层的硬化引起的引线引起的缺陷。因此，在用于增强场效应晶体管的特性的掩埋栅电极结构的情况下，可以提高可靠性和产量。

9. 发明公开

KR1020000027006A 디모스(DMOS)트랜지스터및그제조방법 失效
标题翻译： DMOS和制造DMOS晶体管的方法
公开(公告)号：KR1020000027006A
公开(公告)日：2000-05-15
申请号：KR1019980044806
申请日：1998-10-26
申请人： 페어차일드코리아반도체 주식회사
发明人： 권태훈
IPC分类号： H01L29/78
CPC分类号： H01L29/7816 , H01L29/41758 , H01L29/423 , H01L29/66674
摘要： PURPOSE: A DMOS(Double Diffused MOSFET(Metal Oxide Semiconductor Field Effect Transistor)) and a method for manufacturing the DMOS transistor are provided to have stable element characteristics by self-aligning a body region-source-drain, through reducing pinch resistance(Rb) of the body region without adding a mask. CONSTITUTION: A DMOS(Double Diffused MOSFET(Metal Oxide Semiconductor Field Effect Transistor)) comprises a first conductive semiconductor substrate, a gate electrode(44)/a conductive layer pattern(45), a second conductive semiconductor region, a body region(48), a second conductive source, and a doping region. The gate electrode(44) and the conductive layer pattern(45) are formed by inserting a gate insulating layer on the semiconductor substrate. The second conductive semiconductor region is formed in the semiconductor substrate. The body region is formed in the semiconductor region, and a first conductive dopant is doped with high concentration therein. The second conductive source is formed in the body region(48). The doping region(36) is formed to neighbor the source in the body region.
摘要翻译：目的：提供DMOS（双扩散MOSFET（金属氧化物半导体场效应晶体管））和制造DMOS晶体管的方法，通过减少夹持电阻（Rb）来自身对准体区域 - 源极 - 漏极，从而具有稳定的元件特性）的身体区域，而不添加掩模。构成：DMOS（双扩散MOSFET（金属氧化物半导体场效应晶体管））包括第一导电半导体衬底，栅电极（44）/导电层图案（45），第二导电半导体区域，体区（48）），第二导电源和掺杂区域。通过在半导体衬底上插入栅极绝缘层来形成栅电极（44）和导电层图案（45）。第二导电半导体区域形成在半导体衬底中。在半导体区域中形成体区，并且在其中掺杂高浓度的第一导电掺杂剂。第二导电源形成在体区（48）中。掺杂区域（36）形成为邻近体区域中的源。

10. 发明授权

KR101804666B1 수직 반도체 컬럼을 구비한 메모리 소자 有权
公开(公告)号：KR101804666B1
公开(公告)日：2017-12-05
申请号：KR1020160042424
申请日：2016-04-06
申请人： 고려대학교 산학협력단
发明人： 김상식 , 조경아 , 김민석 , 김윤중 , 임두혁
IPC分类号： H01L27/102 , H01L27/08 , H01L29/739 , H01L29/08 , H01L29/423
CPC分类号： H01L27/08 , H01L27/102 , H01L29/08 , H01L29/423 , H01L29/739
摘要： 본발명은메모리소자, 그동작방법, 및그 제조방법을제공한다. 이메모리소자는기판상에서수직으로연장되고차례로제1 도전형의소오스영역, 제2 도전형의드레인영역, 상기소오스영역과상기드레인영역사이에배치된진성영역, 및상기진성영역과상기드레인영역사이에배치된제1 도전형의장벽영역을포함하는반도체컬럼; 상기진성영역을감싸도록배치된게이트전극; 및상기게이트전극과상기진성영역사이에배치된게이트절연막을포함한다.

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