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1. 发明授权

KR100701139B1 반도체 장치 失效
公开(公告)号：KR100701139B1
公开(公告)日：2007-03-29
申请号：KR1020050042384
申请日：2005-05-20
申请人： 산요덴키가부시키가이샤
发明人： 아사노데쯔로
IPC分类号： H01L27/04 , H03K17/00
CPC分类号： H01L29/7785 , H01L29/812 , H01L2924/0002 , H03K17/693 , H01L2924/00
摘要： 리버스 컨트롤 로직의 스위치 회로 장치에서는, 제어 단자와 동작 영역의 접속 수단인 저항을, 공통 입력 단자 패드와 FET 사이에 배치하고 있다. 각 패드 주변에는 아이솔레이션 향상을 위해 불순물 영역이 설치되어 있고, 이것과 저항 등 다른 불순물 영역이 접속하는 영역에서는 고주파 신호가 누출되어, 삽입 손실이 커지는 문제가 있었다. 이러한 문제를 해결하기 위해, 본 발명에서는, 소정의 전위가 인가되고, 서로 이웃하는 불순물 영역 사이의 기판 표면에 플로팅 전위의 부유 불순물 영역을 배치하고, 이것에 의해, 서로 이웃하는 불순물 영역 사이의 기판으로의 공핍층의 연장을 차단할 수 있으므로, 고주파 신호의 누출을 억제할 수 있으며, 또, 스위치 회로 장치의 공통 입력 단자 패드의 주변 불순물 영역과 저항간에 부유 불순물 영역을 배치하면, 입력 단자로부터 고주파 GND로 되는 제어 단자로의 고주파 신호의 누출을 억제하여, 삽입 손실의 증가를 억제할 수 있다.
패드 금속층, 장벽층, 부유 불순물 영역, 오믹 금속층, 쇼트키 금속층

2. 发明授权

KR100676803B1 반도체 장치 失效
标题翻译：半导体器件
公开(公告)号：KR100676803B1
公开(公告)日：2007-02-05
申请号：KR1020037017221
申请日：2002-11-28
申请人： 산요덴키가부시키가이샤
发明人： 아사노데쯔로 , 사까끼바라미끼또 , 히라이도시까즈
IPC分类号： H01L21/338 , H01L27/04 , H01L27/095 , H01L29/812
CPC分类号： H01L29/812 , H01L27/0248 , H01L27/0255 , H01L29/808
摘要： 마이크로파 FET에서는, 내재하는 쇼트키 접합 용량 또는 PN 접합 용량이 작아, 이들 접합이 정전기에 약하다. 그러나, 마이크로파 디바이스에서는 보호 다이오드를 접속하는 것에 의한 기생 용량의 증가가 고주파 특성의 열화를 초래하여, 그 방법을 취할 수 없었던 문제가 있었다.
이러한 문제를 해결하기 위해 FET의 2 단자 사이에 제1 N
+ 형 영역, 절연 영역, 제2 N
+ 형 영역으로 이루어지는 보호 소자를 병렬로 접속한다. 근접한 제1, 제2 N
+ 영역 사이에서 방전할 수 있으므로, 기생 용량을 증가시키지 않고 FET의 동작 영역에 이르는 정전 에너지를 감쇠시킬 수 있다.
보호 소자, 동작 영역, 방전, 정전 에너지
摘要翻译：在微波场效应管中，固有的肖特基结电容或PN结电容很小，并且这些结点容易受到静电的影响。然而，在微波装置中，由于连接保护二极管而引起的寄生电容的增加导致高频特性的劣化，并且存在该方法不能被采用的问题。

3. 发明授权

KR100677816B1 능동 소자 및 스위치 회로 장치 失效
标题翻译：主动设备和开关电路设备
公开(公告)号：KR100677816B1
公开(公告)日：2007-02-02
申请号：KR1020060025611
申请日：2006-03-21
申请人： 산요덴키가부시키가이샤
发明人： 아사노데쯔로
IPC分类号： H01L29/70 , H01L29/737 , H01L27/02
CPC分类号： H01L29/7371 , H01L27/0605 , H01L29/812
摘要： 본 발명은, HBT에서, 베이스 전류를 증가시켜 전류 밀도의 향상을 도모하면, 2차 항복을 일으켜, 파괴에 이르기 쉬워지는 문제를 해결하기 위해 이루어진 것으로, 단위 HBT와 단위 FET를 분리 영역을 개재하여 인접하여 배치하고, 단위 HBT의 베이스 전극에 단위 FET의 소스 전극을 접속한 단위 소자를 복수 접속하여 능동 소자를 구성한다. 이에 의해, 단위 소자에 전류가 집중하기 어려워, 2차 항복에 의한 파괴가 발생하지 않는 능동 소자를 실현할 수 있다. 또한, 단위 FET에서는 내압을 확보하기 위해서 매립 게이트 전극 구조를 채용하지만, 매립부를 InGaP층으로 확산시키지 않는 구조로 함으로써 Pt의 이상 확산을 방지할 수 있다. 또한, 단위 HBT의 에미터 메사, 베이스 메사 형성, 렛지 형성 및 단위 FET의 게이트 리세스 에칭에 선택 에칭을 채용할 수 있어, 재현성이 양호하게 된다.
서브 콜렉터층, 에미터층, 채널 하부층, 매립층, 분리 소자

4. 发明授权

KR100655362B1 반도체 장치 失效
标题翻译：半导体器件
公开(公告)号：KR100655362B1
公开(公告)日：2006-12-08
申请号：KR1020020076878
申请日：2002-12-05
申请人： 산요덴키가부시키가이샤
发明人： 아사노데쯔로 , 사까끼바라미끼또 , 이노쯔메히데유끼 , 사까이하루히꼬 , 기무라시게오
IPC分类号： H01L23/28
CPC分类号： H01L23/49838 , H01L23/552 , H01L23/66 , H01L24/48 , H01L24/49 , H01L27/0605 , H01L2224/05554 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/49171 , H01L2224/73265 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01014 , H01L2924/01022 , H01L2924/01028 , H01L2924/01031 , H01L2924/01074 , H01L2924/01078 , H01L2924/01079 , H01L2924/07802 , H01L2924/09701 , H01L2924/10161 , H01L2924/10329 , H01L2924/1306 , H01L2924/13063 , H01L2924/14 , H01L2924/1423 , H01L2924/15173 , H01L2924/181 , H01L2924/19041 , H01L2924/19042 , H01L2924/19043 , H01L2924/3025 , H01L2924/00 , H01L2224/45099 , H01L2224/05599 , H01L2924/00012
摘要： A semiconductor chip (12) is mounted on a wiring board that has a two-layer lead structure (1, 2). One of the leads (1a) used for receiving input signals is disposed on the lower layer (1) and runs underneath the semiconductor chip (12) forming an U-shaped wiring line while other leads (2a-h) are disposed on the upper layer (2). Because one (2b) of the upper layer leads (2) for receiving input signals is disposed in the U-shaped pocket of the U-shaped wiring line (1a) of the lower layer (1), the relative positioning of corresponding terminals (INa2, INb1) can be changed into a reversal of the positioning of the electrode pads (Ib1, Ia2) of the chip (12) connected to the terminals (INa2, INb1). Furthermore, one (2h) of the upper layer lead (2) for receiving control signals is placed between the chip (12) and the lower layer lead (2) underneath the chip (12) to prevent high frequency signal interference.
摘要翻译：半导体芯片（12）安装在具有双层引线结构（1,2）的布线板上。用于接收输入信号的引线（1a）之一被布置在下层（1）上并且在形成U形布线的半导体芯片（12）的下方延伸，而其他引线（2a-h）设置在上部层（2）。由于用于接收输入信号的上层引线（2）中的一个（2b）被布置在下层（1）的U形布线（1a）的U形槽中，相应端子 INa2，INb1）可以改变为连接到端子（INa2，INb1）的芯片（12）的电极焊盘（Ib1，Ia2）的定位的反转。此外，用于接收控制信号的上层引线（2）中的一个（2h）放置在芯片（12）下方的芯片（12）和下层引线（2）之间，以防止高频信号干扰。

5. 发明授权

KR100612786B1 화합물 반도체 스위치 회로 장치 失效
标题翻译：化合物半导体开关电路装置
公开(公告)号：KR100612786B1
公开(公告)日：2006-08-17
申请号：KR1020010026072
申请日：2001-05-14
申请人： 산요덴키가부시키가이샤
发明人： 아사노데쯔로 , 히가시노다까요시 , 히라따고이찌
IPC分类号： H03K17/00
摘要： 화합물 반도체 스위치 회로 장치에서는 삽입 손실(Insertion Loss)을 가능한 한 작게 하기 위해서 게이트 폭 Wg를 크게 취하고, FET의 온 저항을 인하하는 설계 수법이 채용되고 있었다. 2.4㎓ 이상의 고주파수대에서 분로 FET를 생략하여 아이솔레이션(Isolation)을 확보하는 설계에 주목하고, 지금까지의 FET의 온 저항의 저감을 이차적으로 생각한다. 즉, 화합물 반도체 스위치 회로 장치에 있어서, 스위치용의 FET의 게이트 폭을 700㎛ 이하로 설정하여 게이트 전극에 의한 용량 성분을 감소시켜 양 신호 경로 간에 소정의 아이솔레이션을 얻는 것을 특징으로 한다.
화합물 반도체 스위치 회로 장치, 분로 FET, 아이솔레이션, 삽입 손실

6. 发明授权

KR100589094B1 반도체 장치 失效
标题翻译：半导体器件
公开(公告)号：KR100589094B1
公开(公告)日：2006-06-13
申请号：KR1020030068556
申请日：2003-10-02
申请人： 산요덴키가부시키가이샤
发明人： 아사노데쯔로 , 사까끼바라미끼또 , 나까지마요시부미 , 이시하라히데또시
IPC分类号： H01L21/338
CPC分类号： H01L21/761 , H01L21/76283 , H01L21/823481 , H01L27/0605 , H01L27/0629 , H01L29/42316 , H01L29/812
摘要： 스위치 회로 장치를 5㎓로 하기 위해서는, 분로 FET를 설치할 필요가 있지만, 게이트 전극이 인접하는 FET 사이는 아이솔레이션을 향상시키기 위해서 20㎛ 정도의 이격 거리를 확보할 필요가 있었다. FET의 게이트 전극 및 전극 패드, 배선이 인접하는 다른 FET, 게이트 금속층, 불순물 영역과의 사이에 고농도 불순물 영역을 형성하여 공핍층의 확대를 억제한다. FET의 마스크 정렬에 소스 드레인 영역 상에 형성된 산화막을 이용하여, 마스크 정렬 정밀도를 향상시킨다. 게이트 폭을 축소해도 FET의 기본 성능은 향상되며, 종래와 동등한 특성으로, 게이트 폭을 축소하여, FET 사이의 이격 거리를 저감시킬 수 있으므로, 아이솔레이션이 향상된 5㎓ 스위치를 실현할 수 있다.
아이솔레이션, 분로, 오믹 접촉
摘要翻译：为了使开关电路装置成为5GHz，需要设置分流FET，但为了提高与栅电极相邻的FET之间的隔离性，需要确保20μm左右的距离。在FET的栅极电极和电极焊盘之间，与布线相邻的其他FET，栅极金属层和杂质区域之间形成高浓度杂质区域，由此抑制耗尽层的膨胀。在FET的掩模对准中在源极漏极区上形成的氧化膜用于提高掩模对准精度。即使减小栅极宽度，FET的基本性能也得到改善，并且可以通过降低与现有技术等同的特性的栅极宽度来减小栅极宽度，从而可以实现具有改善的隔离度的5GHz开关。

7. 发明公开

KR1020060048222A 화합물 반도체 장치 및 그 제조 방법 失效
标题翻译：化合物半导体器件及其制造方法
公开(公告)号：KR1020060048222A
公开(公告)日：2006-05-18
申请号：KR1020050048331
申请日：2005-06-07
申请人： 산요덴키가부시키가이샤
发明人： 아사노데쯔로
IPC分类号： H01L29/80
CPC分类号： H01L24/05 , H01L24/03 , H01L24/45 , H01L24/48 , H01L27/0605 , H01L29/7785 , H01L2224/04042 , H01L2224/05599 , H01L2224/05644 , H01L2224/05666 , H01L2224/05669 , H01L2224/45144 , H01L2224/48463 , H01L2224/48644 , H01L2224/48666 , H01L2224/48669 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01014 , H01L2924/01015 , H01L2924/01022 , H01L2924/01023 , H01L2924/01028 , H01L2924/01031 , H01L2924/01033 , H01L2924/01042 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/05042 , H01L2924/10329 , H01L2924/10336 , H01L2924/12032 , H01L2924/1306 , H01L2924/13064 , H01L2924/14 , H01L2924/1423 , H01L2924/181 , H01L2924/19043 , H01L2924/30105 , H01L2924/30107 , H01L2924/01032 , H01L2924/00
摘要： 화합물 반도체 장치에서는, 패드 전극 하에 게이트 금속층을 형성하고 있었지만, 매립 게이트 전극 구조의 경우에는, 패드 전극 하층의 게이트 금속층이 경질화하여, 와이어 본딩 시의 불량이 다발하였다. HEMT에서 게이트 금속층을 형성하지 않고, 패드 금속층만으로 패드 전극을 형성한다. 패드 전극의 하방은 고농도 불순물 영역을 형성하고, 패드 전극을 기판에 직접 고착한다. 고농도 불순물 영역에 의해 소정의 아이솔레이션을 확보할 수 있기 때문에, 종래 마찬가지의 질화막 불필요한 구조로, 게이트 금속층이 경질화함에 따른 와이어 본딩 시의 불량을 더 회피할수 있다. 따라서 HEMT의 특성을 향상시키는 매립 게이트 전극 구조에서도 신뢰성 향상, 수율 향상을 실현할 수 있다.
매립 게이트 전극, 게이트 금속층, 질화막, 레지스트, 기판, HEMT
摘要翻译：高电子迁移率晶体管的焊盘电极仅由焊盘金属层形成，而不提供栅极金属层。在焊盘电极的下方设置高浓度的杂质区，焊盘电极直接与基板接触。通过高浓度杂质区确保预定的隔离。因此，在不需要与现有技术相同的氮化物膜的结构中，可以避免由于栅极金属层的硬化引起的导线引起的缺陷。因此，即使在用于增强高电子迁移率晶体管的特性的掩埋栅电极结构的情况下，也可以提高可靠性和产率。

8. 发明公开

KR1020030071524A 반도체 장치 失效
标题翻译：空值
公开(公告)号：KR1020030071524A
公开(公告)日：2003-09-03
申请号：KR1020030011948
申请日：2003-02-26
申请人： 산요덴키가부시키가이샤
发明人： 히라따고이찌 , 이사끼오사무 , 아오노쯔또무 , 히라이도시까즈 , 아사노데쯔로
IPC分类号： H01L23/48
CPC分类号： H01L23/49503 , H01L23/66 , H01L24/48 , H01L24/49 , H01L2224/48091 , H01L2224/48247 , H01L2224/48257 , H01L2224/49171 , H01L2224/73265 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01014 , H01L2924/01031 , H01L2924/01039 , H01L2924/01047 , H01L2924/07802 , H01L2924/10329 , H01L2924/1306 , H01L2924/14 , H01L2924/1423 , H01L2924/1532 , H01L2924/181 , H01L2924/19041 , H01L2924/19043 , H01L2924/30105 , H01L2924/3025 , H01L2924/00 , H01L2224/45099 , H01L2224/05599
摘要： 헤더에 와이어 본딩하는 전극 패드를 갖는 반도체 칩인 경우, Ag 페이스트의 확대를 컨트롤할 수 없기 때문에 고착 영역의 확보가 어려워, 안정 생산을 할 수 없는 문제가 있었다. 또한 안정 생산을 실현하면 패키지 외형이 불필요하게 커지게 되는 문제가 있었다. 헤더에 돌기부를 형성하고, 돌기부로부터 이격되는 방향으로 벗어난 위치에 칩을 배치하여 본딩 와이어의 고착 영역을 확보한다. 헤더에 접속되는 전극 패드는 동일 칩 변의 다른 전극 패드보다 칩 중앙에 근접시켜 배치하고, 거기로부터 돌기부 또는 그 부근까지, 칩을 가로지르도록 와이어를 연장하여 고착한다. 이에 의해 패키지의 소형화와 안정 생산이 실현된다.
摘要翻译：在具有将导线接合到集管上的电极焊盘的半导体芯片的情况下，难以固定固定区域，因为不能控制Ag浆料的扩散，因此存在这样的问题，使得稳定的制造可能没有进行此外，存在这样的问题，使得稳定制造的实现导致过大的外部封装形式。突起部分（100）设置在集管（50）中，并且通过将芯片布置在远离突出部分（100）的方向偏移的位置处，固定接合线（80）的固定区域。要连接到集管（50）的电极焊盘（CP）可以布置成比相同芯片侧的其它电极焊盘更靠近芯片中心。线（80）从其延伸到突出部（100）或其附近，以便穿过芯片（51）并被固定。从而实现了封装的小型化和稳定的制造。

9. 发明公开

KR1020030019196A 쇼트키 배리어 다이오드 및 그 제조 방법 失效
标题翻译：肖特彼勒二极管及其制造方法
公开(公告)号：KR1020030019196A
公开(公告)日：2003-03-06
申请号：KR1020020051403
申请日：2002-08-29
申请人： 산요덴키가부시키가이샤
发明人： 아사노데쯔로 , 오노다가즈아끼 , 나까지마요시부미 , 무라이시게유끼 , 도미나가히사아끼 , 히라따고이찌 , 사까끼바라미끼또 , 이시하라히데또시
IPC分类号： H01L29/872
摘要： PURPOSE: To solve the problem that a chip cannot be miniaturized smoothly due to mesa etching and a thick polyimide layer and characteristics cannot be improved due to the distance between electrodes in a Schottky barrier diode, and etching at a Schottky junction section cannot be controlled easily in a manufacturing method of a Schottky barrier diode. CONSTITUTION: N- and n+-type ion implanted regions are provided on a substrate surface as an operation region, thus eliminating the need for mesa and a polyimide layer, and achieving the planar type Schottky barrier diode of a compound semiconductor. The costs of a wafer can also be reduced, and the distance between electrodes can be reduced, thus shrinking the chip, and improving high-frequency characteristics. Additionally, GaAs is not etched when a Schottky junction region is formed, thus manufacturing a Schottky barrier diode having excellent reproducibility.
摘要翻译：目的：为了解决由于台面蚀刻而导致的芯片不能小型化的问题以及厚的聚酰亚胺层，并且由于肖特基势垒二极管中的电极之间的距离而不能改善特性，并且不容易控制肖特基结部分的蚀刻在肖特基势垒二极管的制造方法中。构成：在基板表面上设置N +型离子注入区域作为操作区域，因此不需要台面和聚酰亚胺层，并且实现化合物半导体的平面型肖特基势垒二极管。也可以降低晶片的成本，并且能够减小电极之间的距离，从而使芯片收缩，提高高频特性。此外，当形成肖特基结区域时，GaAs不被蚀刻，因此制造具有优异的再现性的肖特基势垒二极管。

10. 发明公开

KR1020030010554A 쇼트키 배리어 다이오드 및 그 제조 방법 失效
标题翻译：肖特彼勒二极管及其制造方法
公开(公告)号：KR1020030010554A
公开(公告)日：2003-02-05
申请号：KR1020020044135
申请日：2002-07-26
申请人： 산요덴키가부시키가이샤
发明人： 아사노데쯔로 , 오노다가쯔아끼 , 나까지마요시부미 , 무라이시게유끼 , 도미나가히사아끼 , 히라따고이찌 , 사까끼바라미끼또 , 이시하라히데또시
IPC分类号： H01L29/47
摘要： PURPOSE: To solve the conventional problem of there being no improvement in shrinkage of a chip, due to the existence of a mesa etching layer and a thick polyimide layer or the like, and characteristics cannot be improved due to the distance between electrodes, and etching being difficult to control in a Schottky junction section in the manufacture. CONSTITUTION: By forming an n¬+-type ion implanted region in the surface of a substrate, without forming the mesa and the polyimide layer, leading to the realization of a compound semiconductor planar type Schottky barrier diode. Since the distance between electrodes can be shortened, chip shrinking can be realized and high frequency characteristics can be improved. When forming a Schottky electrode, since GaAs is not etched and results in the manufacture of a Schottky barrier diode with good reproducibility.
摘要翻译：目的：为了解决由于台面蚀刻层和厚聚酰亚胺层等的存在而导致的芯片收缩率没有改善的常规问题，并且由于电极之间的距离而不能改善特性，并且蚀刻在制造中的肖特基接合部难以控制。构成：通过在基板表面形成n +型离子注入区，不形成台面和聚酰亚胺层，从而实现化合物半导体平面型肖特基势垒二极管。由于可以缩短电极之间的距离，可以实现芯片收缩，能够提高高频特性。当形成肖特基电极时，由于GaAs不被蚀刻并导致制造具有良好重复性的肖特基势垒二极管。

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