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1. 发明公开

KR1020150031198A 메사 섹션이 셀 트렌치 구조체들 사이에 형성된 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법 有权
标题翻译：绝缘栅极双极晶体管与细胞结晶结构之间的MESA分段和制造方法
公开(公告)号：KR1020150031198A
公开(公告)日：2015-03-23
申请号：KR1020140120353
申请日：2014-09-11
申请人： 인피니언 테크놀로지스 아게
发明人： 바부르스케로만 , 예이거크리스찬 , 라벤요하네스 , 필립포우알렉산더 , 슐츠한스-요아힘 , 벨레이안토니오
IPC分类号： H01L29/739 , H01L29/73
CPC分类号： H01L29/66348 , H01L21/2236 , H01L21/26513 , H01L21/26586 , H01L21/266 , H01L29/0696 , H01L29/6634 , H01L29/7395 , H01L29/7396 , H01L29/7397 , H01L29/739 , H01L27/108 , H01L29/73
摘要： IGBT는 두 셀 트렌치 구조체들 사이에서 반도체 부분의 제1 표면에서부터 그 반도체 부분의 층 섹션으로 연장하는 메사 섹션을 포함한다. 소스 영역은 에미터 전극에 전기적으로 접속되어 있으며, 메사 영역에서 형성된다. 도핑된 영역은 상보적 도전형의 몸체 영역에 의해 소스 영역으로부터 분리되어 있으며, 제1 평균 순 불순물 농도를 갖는 제1 부분 및 제1 평균 순 불순물 농도의 적어도 열 배를 초과하는 제2 평균 순 불순물 농도를 갖는 제2 부분을 포함한다. 메사 섹션에서, 제1 부분은 몸체 영역에서부터 층 섹션으로 연장한다. 도핑된 영역의 제2 부분은 IGBT의 정상적인 온-상태에서 메사 섹션을 가상적으로 좁아지게 한다.
摘要翻译： IGBT包括从半导体部件的第一表面延伸到两个单元沟槽结构之间的半导体部件的层部分的台面部分。源极区域电连接到发射极电极并且形成在台面区域中。掺杂区域通过互补导电类型的体区与源极区域分离，并且包括具有第一平均杂质浓度的第一部分和具有比第二平均杂质浓度高十倍（或更多）的第二平均杂质浓度的第二部分第一平均纯杂质浓度。在台面部分，第一部分从身体区域延伸到层部分。掺杂区域的第二部分使得在IGBT的正常导通状态下的台面区域实际上变窄。

2. 发明授权

KR101332590B1 개선된 성능을 갖는 파워 반도체 장치 및 방법 有权
标题翻译：具有改进性能和方法的功率半导体器件
公开(公告)号：KR101332590B1
公开(公告)日：2013-12-02
申请号：KR1020070027021
申请日：2007-03-20
申请人： 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
发明人： 게리에이치.로첼트
IPC分类号： H01L29/78
CPC分类号： H01L29/7802 , H01L21/2815 , H01L29/0619 , H01L29/0878 , H01L29/1095 , H01L29/402 , H01L29/41766 , H01L29/42376 , H01L29/66719 , H01L29/66727 , H01L29/7396
摘要： 일 실시예에서 반도체 장치는 반도체 재료의 몸체 내에 형성된다. 이 반도체 장치는 오프셋된 몸체 영역을 포함한다.
반도체 장치, 오프셋된 몸체 영역, 전원 장치, 작은 셀 공간

3. 发明公开

KR1020110128419A 트렌치 게이트 구조를 가지는 전력 반도체 소자 有权
标题翻译：功率半导体器件与TRENCH门结构
公开(公告)号：KR1020110128419A
公开(公告)日：2011-11-30
申请号：KR1020100047854
申请日：2010-05-24
申请人： (주) 트리노테크놀로지
发明人： 오광훈
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66348 , H01L29/42312 , H01L29/7396 , H01L29/7813
摘要： PURPOSE: A power semiconductor device with a trench gate structure is provided to improve the strength of the power semiconductor device by preventing parasitic bipolar transistor element from being turned on in an UIS(Unclamped Inductive Load) mode. CONSTITUTION: A power semiconductor device of a trench gate structure includes an active cell and a pillar area(320). A P pillar is formed in the pillar area and is horizontally divided by the active cell and the trench structure. An active cell includes a P type conductive base area, an N+ source area, and a trench structure. The N+ source area is formed on the upper side of the base area. A trench structure(210) is formed on the base area and the source area and includes a gate electrode(160).
摘要翻译：目的：提供具有沟槽栅极结构的功率半导体器件，以通过防止寄生双极晶体管元件在UIS（未钳位电感负载）模式中导通来提高功率半导体器件的强度。构成：沟槽栅极结构的功率半导体器件包括有源电池和支柱区域（320）。 P柱形成在柱状区域中，并且由活性单元和沟槽结构水平分割。有源电池包括P型导电基极区域，N +源极区域和沟槽结构。 N +源区形成在基区的上侧。沟槽结构（210）形成在基极区域和源极区域上，并且包括栅电极（160）。

4. 发明公开

KR20090023519A HIGH VOLTAGE TRENCH INSULATED GATE BIPOLAR TRANSISTOR WITH TRENCH HAVING IMPURITY INJECTION LAYER AND METHOD FOR MANUFACTURING THE SAME 无效
标题翻译：具有浸渍注射层的高压电镀闸门绝缘栅双极晶体管及其制造方法
公开(公告)号：KR20090023519A
公开(公告)日：2009-03-05
申请号：KR20070088710
申请日：2007-09-01
申请人： UNIV IND & ACAD COLLABORATION
发明人： SUNG MAN YOUNG , KYOUNG SIN SU
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7396 , H01L29/66325 , H01L29/7397
摘要： A high voltage trench insulated gate bipolar transistor with trench having impurity injection layer and method for manufacturing the same are provided to relieve the field concentration at the gate corner by forming the trench which is parallel with the trench gate and the impurity injecting layer at the side and lower surface of the trench. The drift region is formed on the semiconductor substrate. The base region(340) of the first conductivity type is formed on the drift region. The emitter region(350) of the second conductive type is formed on the base region. The gate insulating layer is formed in the drift region. The trench gate(361) is formed on the gate insulating layer. The trench penetrates from the base region of the first conductivity type to the emitter region of the second conductive type. The impurity injecting layer(370) surrounds the trench and contacts with the base of the first conductive type, the emitter region of the second conductive type and the drift region.
摘要翻译：提供了具有杂质注入层的沟槽的高电压沟槽绝缘栅双极型晶体管及其制造方法，以通过形成与沟槽栅极平行的沟槽和侧面的杂质注入层来减小栅极角的场浓度和沟槽的下表面。漂移区形成在半导体衬底上。第一导电类型的基极区域（340）形成在漂移区域上。第二导电类型的发射极区域（350）形成在基极区域上。栅极绝缘层形成在漂移区域中。栅极栅（361）形成在栅极绝缘层上。沟槽从第一导电类型的基极区域穿透到第二导电类型的发射极区域。杂质注入层（370）围绕沟槽并与第一导电类型的基极，第二导电类型的发射极区域和漂移区域接触。

5. 发明公开

KR1020150107558A 반도체 장치 및 그 제조 방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020150107558A
公开(公告)日：2015-09-23
申请号：KR1020140085890
申请日：2014-07-09
申请人： 가부시끼가이샤 도시바
发明人： 마츠다이도모코 , 오구라츠네오 , 나카무라가즈토시 , 게조료헤이
IPC分类号： H01L29/739 , H01L21/28
CPC分类号： H01L29/7397 , H01L29/0696 , H01L29/1095 , H01L29/407 , H01L29/41766 , H01L29/6634 , H01L29/66348 , H01L29/66727 , H01L29/66734 , H01L29/7396 , H01L29/7813 , H01L29/739 , H01L21/28 , H01L29/78
摘要： 본 발명은 신뢰성이 높은 반도체 장치를 제공한다.
실시 형태의 반도체 장치는, 제1 전극과, 제1 전극측으로 연장된 부분을 갖는 제2 전극과, 제1 전극과 제2 전극 사이에 설치된 제1 도전형의 제1 반도체층과, 제1 반도체층과 제2 전극 사이에 설치된 제2 도전형의 제1 반도체 영역과, 제1 반도체 영역과 제2 전극 사이에 설치되고, 상기 부분에 접하는 제1 도전형의 제2 반도체 영역과, 제1 전극과 상기 부분 사이에 위치하고, 제1 반도체층, 제1 반도체 영역 및 제2 반도체 영역에 제1 절연막을 개재하여 접하고, 상기 부분에 접속된 제3 전극과, 제1 반도체층, 제1 반도체 영역 및 제2 반도체 영역에 제2 절연막을 개재하여 접하는 제4 전극과, 제1 반도체 영역과 제2 반도체 영역 사이에 설치되고, 제2 도전형의 제3 반도체 영역을 구비한다.
摘要翻译：本发明提供一种具有高可靠性的半导体器件。实施例的半导体器件包括：第一电极; 具有延伸到所述第一电极的部分的第二电极; 安装在第一电极和第二电极之间的第一导电型第一半导体层; 安装在第一半导体层和第二电极之间的第二导电型第一半导体区域; 第一导电类型的第二半导体区域，安装并连接在第一导电区域和第二电极之间并接触该部件; 位于所述第一电极和所述部分之间的第三电极，其中第一绝缘膜插入在所述第一半导体层，第一半导体区域和与所述部分连接的第二半导体区域之间与其接触; 第四电极，其耦合以在第一半导体层，第一半导体区域和与其相接触的第二半导体区域之间插入第二绝缘膜; 以及安装在第一半导体区域和第二半导体区域之间的第二导电型第三半导体区域。

6. 发明公开

KR1020150032799A 반도체장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020150032799A
公开(公告)日：2015-03-30
申请号：KR1020140124179
申请日：2014-09-18
申请人： 산켄덴키 가부시키가이샤
发明人： 가와시리사토시
IPC分类号： H01L29/78
CPC分类号： H01L29/7396 , H01L21/2815 , H01L29/0619 , H01L29/0696 , H01L29/1095 , H01L29/401 , H01L29/407 , H01L29/42372 , H01L29/42376 , H01L29/4238 , H01L29/66007 , H01L29/7394 , H01L29/7395 , H01L29/7397 , H01L29/7802 , H01L29/7811 , H01L29/7813 , H01L29/7812
摘要： (과제)
본 발명은, 저렴하게 제조할 수 있으며 귀환용량이 감소된 트렌치 게이트형의 반도체장치를 제공한다.
(해결수단)
제1반도체영역, 제2반도체영역, 제3반도체영역 및 제4반도체영역이 적층된 반도체 기판과, 제4반도체영역의 상면으로부터 연장되어 제4반도체영역 및 제3반도체영역을 관통하여 제2반도체영역까지 도달하는 홈의 내벽 위에 배치된 절연막과, 홈의 측면에 있어서 제3반도체영역의 측면과 대향하여 절연막 위에 배치된 제어전극과, 제1반도체영역과 전기적으로 접속하는 제1주전극과, 제3반도체영역 및 제4반도체영역과 전기적으로 접속하는 제2주전극과, 홈의 바닥면에 있어서 제어전극과 이간하여 절연막 위에 배치되어 제2주전극과 전기적으로 접속되는 바닥면전극을 구비하고, 평면에서 볼 때에 있어서 홈이 연장되는 방향의 길이는 홈의 폭 이상이며 또한 인접하는 홈 상호간의 간격보다 홈의 폭이 넓다.
摘要翻译：本发明提供一种半导体器件，其可以低成本制造并具有减小的反馈能力。半导体器件包括：半导体衬底，其中堆叠第一半导体区域，第二半导体区域，第三半导体区域和第四半导体区域; 绝缘膜，其设置在通过第四半导体区域和第三半导体区域从第四半导体区域的上表面延伸到第二半导体区域的凹部的内壁上; 控制电极，设置在所述绝缘膜上，以与所述凹部的侧表面上的所述第三半导体区域的侧表面相对; 电连接到第一半导体区域的第一主电极; 电连接到第三半导体区域和第四半导体区域的第二主电极; 以及底部电极，其设置在所述绝缘膜上，以与所述凹部的底部上的所述控制电极间隔开并且与所述第二主电极电连接，其中所述凹部在延伸方向上的长度大于或等于相对于凹部的宽度，凹部的宽度大于相邻凹部之间的间隔，从平面看。

7. 发明公开

KR1020110076366A 유기전계 발광소자 및 그 제조방법 有权
标题翻译：有机电致发光器件及其制造方法
公开(公告)号：KR1020110076366A
公开(公告)日：2011-07-06
申请号：KR1020090133060
申请日：2009-12-29
申请人： 엘지디스플레이 주식회사
发明人： 김도형 , 이종화 , 전은주
IPC分类号： H01L51/50
CPC分类号： H01L21/7682 , H01L29/7396 , H01L33/56
摘要： PURPOSE: An organic electroluminescent light emitting device and a method for manufacturing the same are provided to prevent the occurrence of electric contact failure by controlling the thickness of an adhesive film filled with conductive filler. CONSTITUTION: A plurality of pixel regions(P) is defined on a first substrate(210). A thin film transistor is arranged for respect pixel regions on the first substrate. A connecting electrode is in connection with the thin film transistor of the first substrate. A second substrate(250) faces the first substrate. A first electrode(253) is arranged on the second substrate. A spacer(265) is arranged on the second substrate. An organic light emitting layer is arranged on the first electrode. A second electrode(270) covers the organic light emitting layer and the spacer. A part of the second electrode covering the spacer is in contact with the connecting electrode. An adhesive film is arranged between the second electrode and the connecting electrode and includes conductive filler.
摘要翻译：目的：提供一种有机电致发光器件及其制造方法，以通过控制填充有导电填料的粘合剂膜的厚度来防止发生电接触故障。构成：在第一基板（210）上限定多个像素区域（P）。为了使第一基板上的像素区域设置薄膜晶体管。连接电极与第一基板的薄膜晶体管连接。第二基板（250）面向第一基板。第一电极（253）布置在第二基板上。间隔件（265）布置在第二基板上。有机发光层布置在第一电极上。第二电极（270）覆盖有机发光层和间隔物。覆盖间隔物的第二电极的一部分与连接电极接触。粘合膜布置在第二电极和连接电极之间，并且包括导电填料。

8. 发明公开

KR1020080112087A 반도체 장치 및 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020080112087A
公开(公告)日：2008-12-24
申请号：KR1020080008411
申请日：2008-01-28
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 미나토타다하루 , 타카노카즈토요
IPC分类号： H01L29/78 , H01L29/41
CPC分类号： H01L29/7813 , H01L29/0696 , H01L29/407 , H01L29/41741 , H01L29/41766 , H01L29/456 , H01L29/66348 , H01L29/66734 , H01L29/7393 , H01L29/7396 , H01L29/7397 , H01L29/7455
摘要： A semiconductor device and a manufacturing method thereof are provided to prevent gap between an electrode for fixing electric potential and the wall of groove as an electrode for fixing electric potential is spread in order to be wider than the groove width in a first main surface. A semiconductor device comprises a semiconductor substrate(1), a device, a electrode for fixing electric potential and a first main electrode. The semiconductor substrate has a first main surface. The semiconductor substrate has grooves(1a,1b) upon the first main surface. The device has an insulated gate type field effect part including a gate electrode formed in the first main surface. The electrode for fixing electric potential reclaims the groove. The electrode for fixing electric potential has a protrusion part which is spread in the first main surface in order to become wider than the width of groove. The first main electrode is formed on the first main surface. The first main electrode is electrically insulated with the gate electrode. The first main electrode is connected to the upper side whole of the protrusion of the electrode for fixing electric potential.
摘要翻译：提供一种半导体器件及其制造方法，以防止用于固定电位的电极与作为固定电位的电极的沟槽壁之间的间隙扩展以比第一主表面中的沟槽宽度更宽。半导体器件包括半导体衬底（1），器件，用于固定电位的电极和第一主电极。半导体衬底具有第一主表面。半导体衬底在第一主表面上具有凹槽（1a，1b）。该器件具有绝缘栅型场效应部分，其包括形成在第一主表面中的栅电极。用于固定电位的电极回收凹槽。用于固定电位的电极具有在第一主表面中扩展的突起部分，以便比凹槽的宽度更宽。第一主电极形成在第一主表面上。第一主电极与栅电极电绝缘。第一主电极连接到用于固定电位的电极的突起的上侧整体。

9. 发明公开

KR1020170122335A 트렌치형 필러 옥사이드를 이용한 탄화규소 슈퍼정션 모스펫 및 그 제조방법 有权
标题翻译：使用沟槽填充氧化物的碳化硅超级结MOSFET及其制造方法
公开(公告)号：KR1020170122335A
公开(公告)日：2017-11-06
申请号：KR1020160050901
申请日：2016-04-26
申请人： 파워큐브세미 (주)
发明人： 강태영 , 경신수
IPC分类号： H01L29/78 , H01L29/739 , H01L29/06 , H01L29/40 , H01L29/417 , H01L29/423 , H01L29/66
CPC分类号： H01L29/7813 , H01L29/0634 , H01L29/0653 , H01L29/0661 , H01L29/407 , H01L29/41766 , H01L29/42368 , H01L29/66727 , H01L29/66734 , H01L29/7396 , H01L29/7811
摘要： 본발명의일측면에따르면, 탄화규소재질의탄화규소슈퍼정션모스펫에있어서상기탄화규소재질의탄화규소슈퍼정션모스펫은, n+ 드레인영역이형성된탄화규소기판상에 n-형불순물이낮게도핑되어형성된 n-형드리프트영역층; 상기 n-형드리프트영역층위에일정간격으로형성된게이트산화막층; 상기게이트산화막층상부에형성된게이트부; 상기게이트산화막층의양단부가일부겹치도록상기 n-형드리프트영역층의상부면의일정폭으로저농도의 p형불순물이도핑되어형성된 p 베이스영역; 상기게이트산화막층의양 단부가 p 베이스영역의상부면과접촉되는경계부근에고농도의 n형불순물이도핑되어형성되는소스영역; 상기 p 베이스영역과, 이웃하는셀에형성된 p 베이스영역간의사이영역에일정깊이의하부로형성된트렌치형필러옥사이드영역; 및상기필러옥사이드영역을일정폭으로둘러싸도록형성되며 p형불순물이도핑되어형성된오픈트렌치형상의 p형필러층; 을포함하는것을특징으로하는트렌치형필러옥사이드영역을이용한탄화규소슈퍼정션모스펫이제공된다.
摘要翻译：根据本发明的一个方面，提供了一种在硅碳化物材料的碳化硅材料碳化硅超结MOSFET的碳化硅超结MOSFET中，n +漏极区域是碳化硅为基板上的n型杂质低掺杂的形成形成一个n型漂移区域层; 以规则的间隔形成在n型漂移区层上的栅极氧化层; 栅极部分，形成在栅极氧化物层上; 通过以n型漂移区层的恒定宽度掺杂低浓度p型杂质而形成的p基区，使得栅氧化物层的两端部分地重叠; 源区，其中高浓度n型杂质被掺杂并形成在栅氧化膜层的两端与p基区上表面接触的边界附近; 沟槽填充氧化物区域，形成在p基极区域和在相邻单元中形成的p基极区域之间的区域中的特定深度的下部; 以恒定宽度围绕所述填充氧化物区域形成并通过掺杂p型杂质而形成的p型柱状层; 碳化硅超结MOSFET设置有沟槽填充氧化物区域。

10. 发明授权

KR101589904B1 반도체장치 有权
标题翻译：半导体器件
公开(公告)号：KR101589904B1
公开(公告)日：2016-01-29
申请号：KR1020140124179
申请日：2014-09-18
申请人： 산켄덴키 가부시키가이샤
发明人： 가와시리사토시
IPC分类号： H01L29/78
CPC分类号： H01L29/7396 , H01L21/2815 , H01L29/0619 , H01L29/0696 , H01L29/1095 , H01L29/401 , H01L29/407 , H01L29/42372 , H01L29/42376 , H01L29/4238 , H01L29/66007 , H01L29/7394 , H01L29/7395 , H01L29/7397 , H01L29/7802 , H01L29/7811
摘要： (과제) 본발명은, 저렴하게제조할수 있으며귀환용량이감소된트렌치게이트형의반도체장치를제공한다. (해결수단) 제1반도체영역, 제2반도체영역, 제3반도체영역및 제4반도체영역이적층된반도체기판과, 제4반도체영역의상면으로부터연장되어제4반도체영역및 제3반도체영역을관통하여제2반도체영역까지도달하는홈의내벽위에배치된절연막과, 홈의측면에있어서제3반도체영역의측면과대향하여절연막위에배치된제어전극과, 제1반도체영역과전기적으로접속하는제1주전극과, 제3반도체영역및 제4반도체영역과전기적으로접속하는제2주전극과, 홈의바닥면에있어서제어전극과이간하여절연막위에배치되어제2주전극과전기적으로접속되는바닥면전극을구비하고, 평면에서볼 때에있어서홈이연장되는방향의길이는홈의폭 이상이며또한인접하는홈 상호간의간격보다홈의폭이넓다.
摘要翻译：本发明提供了一种沟槽栅极型半导体器件，其可以以低成本制造并具有减小的反馈容量。 [解决问题的手段]该第一半导体区域，第二半导体区域，第三半导体区域和第四半导体区域被层压半导体衬底，第四从半导体区域的上表面上通过第四半导体区域和所述第三半导体区域延伸控制电极，所述控制电极朝向所述槽的侧表面上的所述第三半导体区域的侧面设置在所述绝缘膜上，并且第一主电极电连接到所述第一半导体区域，和第三半导体区域和第四被布置在第二主和这些步骤之间的电极的底表面的控制电极，以及归属绝缘膜电连接到所述电极底表面的半导体区域连接到所述第二主电极和电凹槽在平面图中延伸的方向上的长度大于凹槽的宽度，并且凹槽的宽度比相邻凹槽之间的距离宽。

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