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1. 发明授权

KR101922735B1 전자 장치 및 시스템과, 그 제조 및 사용 방법 有权
公开(公告)号：KR101922735B1
公开(公告)日：2018-11-27
申请号：KR1020127024293
申请日：2011-02-17
申请人： 엠아이이 후지쯔 세미컨덕터 리미티드
发明人： 톰슨,스캇,이. , 텀말라팰리,다모다,알.
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/823412 , H01L21/0262 , H01L21/26513 , H01L21/823481 , H01L21/823493 , H01L21/823807 , H01L21/823892 , H01L21/84 , H01L27/0207 , H01L27/0921 , H01L27/11 , H01L27/1104 , H01L29/0653 , H01L29/105 , H01L29/1079 , H01L29/1083 , H01L29/66545 , H01L29/66568 , H01L29/66628 , H01L29/7834 , H01L29/7838
摘要： 각종의전자장치및 시스템에서전력소비를감소시키기위해일련의새로운구조및 방법이제공된다. 일부구조및 방법은대체로기존의벌크 CMOS 공정흐름및 제조기술을재사용함으로써구현될수 있고, 이는반도체업계는물론광범위한전자장치업계가비용이많이들고위험한대안의기술로의전환을피할수 있게해준다. 논의될바와같이, 일부구조및 방법은 CMOS 기반디바이스가종래의벌크 CMOS와비교하여감소된σV를가질수 있게해주고채널영역에도펀트를갖는 FET의문턱전압 V가보다정밀하게설정될수 있게해주는깊게공핍된채널(Deeply Depleted Channel, DDC) 설계에관한것이다. DDC 설계는또한종래의벌크 CMOS 트랜지스터와비교하여강한바디효과를가질수 있으며, 이는 DDC 트랜지스터에서의전력소비의상당한동적제어를가능하게해줄수 있다.

2. 发明授权

KR101885942B1 반도체 소자 및 제조 방법 有权
公开(公告)号：KR101885942B1
公开(公告)日：2018-08-07
申请号：KR1020140161750
申请日：2014-11-19
申请人： 매그나칩 반도체 유한회사
发明人： 김영배 , 김광일
IPC分类号： H01L29/78
CPC分类号： H01L21/823493 , H01L21/26513 , H01L21/266 , H01L21/823418 , H01L27/088 , H01L29/063 , H01L29/0634 , H01L29/0878 , H01L29/0882 , H01L29/0886 , H01L29/1083 , H01L29/1095 , H01L29/66659 , H01L29/66681 , H01L29/7816 , H01L29/7835
摘要： 본발명은반도체소자및 제조방법에관한것으로, 복수의반도체소자를제조할때, 각각의반도체소자의도핑농도를서로균일하게형성하는방법에관한것이다. 도핑영역이증가하여상대적으로농도균형이깨지지경우, 이온주입블라킹패턴을이용하여도핑농도를조절할수 있다. 그래서균일하고높은항복전압(Breakdown Voltage)을얻을수 있는반도체소자및 제조방법에관한것이다.

3. 发明公开

KR20180057063A 전력 반도체 소자 및 그 동작방법 有权
公开(公告)号：KR20180057063A
公开(公告)日：2018-05-30
申请号：KR20160155212
申请日：2016-11-21
申请人： 현대오트론 주식회사
发明人： LEE JU HWAN
IPC分类号： H01L29/739 , H01L21/8234 , H01L29/66
CPC分类号： H01L29/7393 , H01L21/823493 , H01L29/42312 , H01L29/66325
摘要： 본발명은기판상에배치된제 1 게이트전극; 상기기판내에서상기제 1 게이트전극의양단에각각이격배치된한 쌍의제 1 도전형의웰(well) 영역; 상기한 쌍의제 1 도전형의웰 영역사이에위치한제 2 도전형의웰(well) 영역; 상기제 2 도전형의웰 영역및 상기한 쌍의제 1 도전형의웰 영역의하부에위치한제 2 도전형의에피(epi)층영역; 및상기제 1 도전형의웰 영역과이격되어, 상기제 2 도전형의에피층영역및/또는상기제 2 도전형의웰 영역내에배치된제 2 게이트전극;을포함하는, 전력반도체소자를제공한다.

4. 发明授权

KR101817376B1 펀치 스루 억제부를 갖는 개선된 트랜지스터 有权
公开(公告)号：KR101817376B1
公开(公告)日：2018-01-11
申请号：KR1020137001668
申请日：2011-06-21
申请人： 엠아이이 후지쯔 세미컨덕터 리미티드
发明人： 시프렌,루시안 , 라나드,푸쉬카르 , 그레고리,폴,이. , 손쿠살레,사킨,알. , 장,웨이민 , 톰프슨,스콧,이.
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/1083 , H01L21/823412 , H01L21/82345 , H01L21/823493 , H01L27/088 , H01L27/092 , H01L29/0847 , H01L29/1033 , H01L29/1045 , H01L29/36 , H01L29/66537 , H01L29/78 , H01L29/7816 , H01L29/7833 , H01L29/7836
摘要： 펀치스루억제부를갖는진보된트랜지스터는길이(Lg)를갖는게이트, 제1 도펀트농도를갖도록도핑된웰, 및게이트아래에위치하고제2 도펀트농도를갖는스크리닝영역을포함한다. 제2 도펀트농도는 5×10도펀트원자/cm보다클 수있다. 적어도하나의펀치스루억제영역이게이트아래에서스크리닝영역과웰 사이에배치된다. 펀치스루억제영역은제1 도펀트농도와제2 도펀트농도사이의중간인제3 도펀트농도를갖는다. 바이어스전압이웰 영역에인가되어트랜지스터의문턱전압을조절한다.

5. 发明公开

KR1020160149432A 고비저항 기판 상에 형성된 반도체 소자 및 무선 주파수 모듈 有权
标题翻译：在高电阻率基板上形成的半导体器件和射频模块
公开(公告)号：KR1020160149432A
公开(公告)日：2016-12-28
申请号：KR1020150086371
申请日：2015-06-18
申请人： 주식회사 디비하이텍
发明人： 조용수
IPC分类号： H01L27/12 , H01L21/762 , H01L27/02
CPC分类号： H01L23/66 , H01L21/761 , H01L21/823481 , H01L21/823493 , H01L27/088 , H01L29/0692 , H01L29/1083 , H01L29/1087 , H01L29/78
摘要： 고비저항기판상에형성된반도체소자및 이를포함하는 RF(radio Frequency) 모듈이개시된다. 상기반도체소자는상기고비저항기판상에형성된트랜지스터및 상기트랜지스터를감싸도록상기고비저항기판에형성된깊은트렌치소자분리영역을포함한다. 이때, 상기고비저항기판은제1 도전형을갖고, 상기고비저항기판내에는제2 도전형을갖는깊은웰 영역이형성되고, 상기깊은웰 영역상에는제1 도전형을갖는저농도웰 영역이형성되며, 상기트랜지스터는상기저농도웰 영역상에형성된다.
摘要翻译：半导体器件包括高电阻率衬底，形成在高电阻率衬底上的晶体管，以及形成在高电阻衬底中以围绕晶体管的深沟槽器件隔离区。特别地，高电阻率基板具有第一导电型，并且在高电阻率基板中形成具有第二导电类型的深阱区。此外，在深阱区域上形成具有第一导电类型的低浓度阱区，并且在低浓度阱区上形成晶体管。

6. 发明公开

KR1020160060233A 반도체 소자 및 제조 방법 审中-实审
标题翻译：半导体及其制造方法
公开(公告)号：KR1020160060233A
公开(公告)日：2016-05-30
申请号：KR1020140161750
申请日：2014-11-19
申请人： 매그나칩 반도체 유한회사
发明人： 김영배 , 김광일
IPC分类号： H01L29/78
CPC分类号： H01L21/823493 , H01L21/26513 , H01L21/266 , H01L21/823418 , H01L27/088 , H01L29/063 , H01L29/0634 , H01L29/0878 , H01L29/0882 , H01L29/0886 , H01L29/1083 , H01L29/1095 , H01L29/66659 , H01L29/66681 , H01L29/7816 , H01L29/7835
摘要： 본발명은반도체소자및 제조방법에관한것으로, 복수의반도체소자를제조할때, 각각의반도체소자의도핑농도를서로균일하게형성하는방법에관한것이다. 도핑영역이증가하여상대적으로농도균형이깨지지경우, 이온주입블라킹패턴을이용하여도핑농도를조절할수 있다. 그래서균일하고높은항복전압(Breakdown Voltage)을얻을수 있는반도체소자및 제조방법에관한것이다.
摘要翻译：本发明涉及一种半导体器件及其制造方法，更具体地，涉及在制造半导体器件时形成均匀掺杂浓度的多个半导体器件的方法。当掺杂区域扩大并且相对浓度平衡被破坏时，可以通过使用离子注入阻挡图案来调整掺杂浓度。然后，在根据本发明的半导体器件中可以获得均匀且高的击穿电压。本发明还涉及半导体器件的制造方法。在半导体器件中，第一深阱区域的掺杂浓度低于第二深阱区域的掺杂浓度，并且形成第一深阱区域的掺杂分布比第二深阱区域更不均匀区域相对于基板的表面沿着水平方向。

7. 发明公开

KR1020150125537A 터널 전계 효과 트랜지스터 및 그것의 제조 방법 审中-实审
标题翻译：隧道场效应晶体管及其制造方法
公开(公告)号：KR1020150125537A
公开(公告)日：2015-11-09
申请号：KR1020140181306
申请日：2014-12-16
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 차이텡춘 , 린쳉텅 , 왕리팅 , 펭치탕 , 첸데팡 , 린흥타 , 왕치엔순
IPC分类号： H01L29/73 , H01L29/739 , H01L29/08
CPC分类号： H01L29/7391 , B82Y10/00 , H01L21/265 , H01L21/823462 , H01L21/823468 , H01L21/823487 , H01L21/823493 , H01L27/088 , H01L29/0649 , H01L29/0653 , H01L29/0657 , H01L29/0676 , H01L29/068 , H01L29/0847 , H01L29/1041 , H01L29/105 , H01L29/1608 , H01L29/42376 , H01L29/517 , H01L29/518 , H01L29/66068 , H01L29/66356 , H01L29/66439 , H01L29/66469 , H01L29/665 , H01L29/66553 , H01L29/66666 , H01L29/66977 , H01L29/775 , H01L29/7827 , H01L29/7311 , H01L29/0843 , H01L29/7394
摘要： 터널전계효과트랜지스터는드레인층, 소스층, 채널층, 금속게이트층, 및하이-k 유전체층을포함한다. 상기드레인층과상기소스층은도전타입이서로반대이다. 상기채널층은상기드레인층과상기소스층의사이에배치된다. 상기드레인층, 상기채널층및 상기소스층중 적어도하나는실질적으로일정한도핑농도를가진다. 상기금속게이트층은상기채널층의주위에배치된다. 상기하이-k 유전체층은상기금속게이트층과상기채널층의사이에배치된다.
摘要翻译：隧道场效应晶体管包括：漏极层，源极层，沟道层，金属栅极层和高k电介质层。漏极和源极层具有相反的导电类型。沟道层设置在漏极层和源极层之间。漏极层，沟道层和源极层中的至少一个具有基本恒定的掺杂浓度。金属栅极层设置在沟道层周围。高k电介质层设置在金属栅极层和沟道层之间。

8. 发明授权

KR101357847B1 싱글 폴리 이이피롬 메모리 有权
标题翻译：单个聚合物EEPROM
公开(公告)号：KR101357847B1
公开(公告)日：2014-02-05
申请号：KR1020120099242
申请日：2012-09-07
申请人： 창원대학교 산학협력단
发明人： 김영희
IPC分类号： H01L27/115 , G11C16/06
CPC分类号： H01L27/11521 , G11C16/06 , G11C16/30 , H01L21/28273 , H01L21/823493
摘要： The present invention relates to a single poly electrically erasable and programmable ROM (EEPROM) memory and more particularly, to a single poly EEPROM in which the number of used MOS elements is reduced and the size of a single poly EEPROM cell is reduced without quality degradation in an existing complementary metal-oxide-semiconductor (CMOS) process. The present invention includes a CG morse capacitor (MC1) and TG sense transistor (MN1) emitting electrons of floating gate (FG) in an FM tunneling manner as well as a select transistor (MN2) reducing off-leakage current in a beatline (BL) in over elimination. Also, the EEPROM memory comprises single poly EEPROM cells sharing a P type well area (PW) of MN1 and MN2 and sharing a deep N well area (DNW) of a cell array. The EEPROM uses an FN tunneling method to increase a recognizable distance of an RFID tag chip in a write mode. The size of EEPROM cell which is layout through a 0.18 micrometers process is between 7.6 micrometers x 3.67 micrometers (=27f.89 micrometers^2), which reduces the size of a bit cell by 32.4% compared to a conventional cell as well as reduces the number of used MOS elements.
摘要翻译：本发明涉及单个多电子电可擦除和可编程ROM（EEPROM）存储器，更具体地说，涉及一种单个多重EEPROM，其中所使用的MOS元件的数量减少，并且单个多晶EEPROM单元的尺寸减小而没有质量劣化在现有的互补金属氧化物半导体（CMOS）工艺中。本发明包括以FM隧道方式发射浮动栅极（FG）的电子的CG莫斯电容器（MC1）和TG感测晶体管（MN1）以及减少节拍（BL）中的漏电流的选择晶体管（MN2））过度消除。此外，EEPROM存储器包括共享MN1和MN2的P型阱区（PW）的单个多重EEPROM单元并且共享单元阵列的深N阱区域（DNW）。 EEPROM使用FN隧道方法来增加RFID标签芯片在写入模式下的可识别距离。通过0.18微米工艺布局的EEPROM单元的尺寸在7.6微米×3.67微米（= 27f.89微米^ 2）之间，与常规电池相比，将比特单元的尺寸减小了32.4％使用的MOS元件的数量。

9. 发明授权

KR101298339B1 고전압 바이폴라-ＣＭＯＳ-ＤＭＯＳ 집적회로 디바이스와 이를 형성하는 모듈러 방법 有权
标题翻译：高压双极-CMOS-DMOS集成电路器件和用于形成它们的模块化方法
公开(公告)号：KR101298339B1
公开(公告)日：2013-08-20
申请号：KR1020087031001
申请日：2007-05-30
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 윌리엄스리차드케이. , 디즈니도날드레이 , 첸준-웨이 , 찬와이티엔 , 류형식
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/0847 , H01L21/761 , H01L21/823462 , H01L21/823481 , H01L21/823493 , H01L21/8249 , H01L27/0623 , H01L27/088 , H01L27/098 , H01L29/0696 , H01L29/0878 , H01L29/0886 , H01L29/1045 , H01L29/105 , H01L29/1083 , H01L29/1087 , H01L29/402 , H01L29/42368 , H01L29/456 , H01L29/4933 , H01L29/66106 , H01L29/66659 , H01L29/66704 , H01L29/66901 , H01L29/7825 , H01L29/7835 , H01L29/808 , H01L29/866 , H01L2924/0002 , H01L2924/00
摘要： 에피택셜층을 포함하지 않는 기판에 다양한 반도체 디바이스를 제조하기 위해 아주 저온의 프로세스가 사용된다. 상기 디바이스는 비-절연 수평 D-MOS. 비-절연 확장 드레인 또는 드리프트 MOS 디바이스, 수평 트렌치 DMOS, 절연 수평 DMOS, JFET 및 공핍-모드 디바이스, 및 PN 다이오드 클램프 및 정류기와 접합 종단을 포함한다. 상기 프로세스는 고온 프로세스의 필요를 제거하고 "주입된대로(as-implanted)" 불순물 프로파일을 을 사용하기 때문에, 상기 나머지 요소들을 생성하기 위해 사용된 프로세스를 변경할 필요없이 IC에 디바이스를 부가하거나 생략하는 것을 허용하는 모듈러 아키텍처를 구성한다.
摘要翻译：使用非常低温的工艺在不包括外延层的衬底上制造各种半导体器件。该器件是非隔离的水平D-MOS。非隔离的扩展漏极或漂移MOS器件，水平沟槽DMOS，隔离水平DMOS，JFET和耗尽型器件，以及PN二极管钳位和整流器和结终端。该过程消除了对高温过程的需要并去除了“植入” 由于它使用杂质分布，因此它配置了一个模块化体系结构，允许它添加或省略IC的器件，而无需更改用于创建剩余元素的过程。

10. 发明公开

KR1020130085293A 반도체 메모리 장치 无效
标题翻译：半导体存储器件
公开(公告)号：KR1020130085293A
公开(公告)日：2013-07-29
申请号：KR1020120006350
申请日：2012-01-19
申请人： 삼성전자주식회사
发明人： 윤재선 , 남정석 , 신진현
IPC分类号： H01L27/115 , H01L21/8247 , G11C16/00
CPC分类号： H01L27/11524 , H01L27/11519 , H01L27/11565 , H01L27/1157 , H01L21/823493
摘要： PURPOSE: A semiconductor memory device reduces vertical parasitic capacitance between a well drive line and bit lines and thereby can improve credibility of the semiconductor memory device. CONSTITUTION: A well dopant layer (101) of a first conductivity type comprises a cell array region (CAR) and a well drive region (WDR) adjacent to the cell array region. Multiple word lines (WL) are arranged on the well dopant layer. Bit lines cross word lines on the well dopant layer of the cell array region and are connected to a drain region of a second conductivity type formed within the well dopant layer. A well drive line crosses word lines on the well dopant layer of the well drive region and is connected to the well dopant layer of the first conductivity type.
摘要翻译：目的：半导体存储器件降低阱驱动线和位线之间的垂直寄生电容，从而可以提高半导体存储器件的可信度。构成：第一导电类型的阱掺杂剂层（101）包括与电池阵列区域相邻的电池阵列区域（CAR）和阱驱动区域（WDR）。多个字线（WL）被布置在阱掺杂剂层上。位线在单元阵列区的阱掺杂剂层上交叉字线并且连接到在阱掺杂剂层内形成的第二导电类型的漏极区。井驱动线穿过井驱动区的阱掺杂剂层上的字线并连接到第一导电类型的阱掺杂剂层。

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