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1. 发明授权

KR101878745B1 에어갭을 구비한 그래핀 트랜지스터, 그를 구비한 하이브리드 트랜지스터 및 그 제조방법 有权
公开(公告)号：KR101878745B1
公开(公告)日：2018-08-20
申请号：KR1020110113585
申请日：2011-11-02
申请人： 삼성전자주식회사
发明人： 정현종 , 정우인 , 김기남
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/772 , B82Y40/00 , H01L21/8232 , H01L27/0688 , H01L29/1606 , H01L29/41758 , H01L29/518 , H01L29/778 , H01L29/78606 , H01L29/78684 , Y10S977/734 , Y10S977/842 , Y10S977/938
摘要： 에어갭을구비한그래핀트랜지스터, 그를구비한하이브리드트랜지스터및 그제조방법이 개시된다. 개시된그래핀트랜지스터는는기판상의게이트전극과, 상기게이트전극상의그래핀채널과, 상기그래핀채널상에서서로이격된소스전극및 드레인전극과, 상기소스전극및 드레인전극상을덮으며, 상기상기소스전극및 상기드레인전극사이에에어갭을형성하는커버를포함한다.

2. 发明公开

KR1020170102391A 3차원 메모리 어레이 아키텍처 审中-实审
标题翻译：三维存储阵列架构
公开(公告)号：KR1020170102391A
公开(公告)日：2017-09-08
申请号：KR1020177024254
申请日：2013-08-30
申请人： 마이크론 테크놀로지, 인크
发明人： 피오,페데리코
IPC分类号： H01L27/06 , H01L27/24 , H01L27/10 , H01L27/11507
CPC分类号： H01L45/16 , H01L27/0688 , H01L27/10 , H01L27/101 , H01L27/2409 , H01L27/2427 , H01L27/249 , H01L29/41758 , H01L29/7827 , H01L45/06 , H01L45/1226 , H01L45/126 , H01L45/144 , H01L45/1683 , H01L27/11507 , H01L27/24
摘要： 3차원메모리어레이아키텍처들및 이를형성하는방법들이제공된다. 예시적인메모리어레이는적어도절연재료에의해서로로부터분리된다수의레벨들에서복수의제 1 도전성라인들을포함한스택, 및복수의제 1 도전성라인들에실질적으로수직하여연장하도록배열된적어도하나의도전성연장부를포함할수 있다. 저장요소재료는적어도하나의도전성연장부주위에형성된다. 셀선택재료는적어도하나의도전성연장부주위에형성된다. 적어도하나의도전성연장부, 저장요소재료, 및셀 선택재료는복수의제 1 도전성라인들의동일-평면쌍들사이에위치된다.
摘要翻译：提供了三维存储器阵列体系结构及其形成方法。一种示例性的存储阵列是包括在电平的数目的多个第一导电线由至少一个绝缘材料从被分离的堆叠，以及多个第一基本上所述至少一个导电延伸布置成垂直于所述第一导电线延伸它可以包含部分。存储元件材料形成在至少一个导电延伸柱上。电池选择材料在至少一个导电延伸柱上形成。至少一个导电延伸部，存储元件材料和单元选择材料位于多个第一导线的共平面对之间。

3. 发明授权

KR101718961B1 그래핀을 포함하는 반도체 소자 및 그 제조 방법 有权
标题翻译：包括石墨烯的半导体器件及其制造方法
公开(公告)号：KR101718961B1
公开(公告)日：2017-03-23
申请号：KR1020100109778
申请日：2010-11-05
申请人： 삼성전자주식회사 , 서울대학교산학협력단
发明人： 정현종 , 이재호 , 이재홍 , 신형철 , 서순애 , 이성훈 , 허진성 , 양희준
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/1606 , H01L29/41758 , H01L29/66477 , H01L29/778
摘要： 그래핀을포함하는반도체소자및 그제조방법이개시된다. 개시된반도체소자는게이트전극과그래핀층사이에게이트절연층이형성될수 있으며, 나머지그래핀층하부에는층간절연막이형성될수 있다. 게이트절연막은층간절연막보다높은유전율을지닌물질로형성될수 있다.
摘要翻译：公开了包括石墨烯的半导体器件及其制造方法。在所公开的半导体器件中，栅极绝缘层可以形成在栅电极和石墨烯层之间，并且层间绝缘层可以形成在剩余的石墨烯层下面。栅极绝缘膜可以由具有比层间绝缘膜更高的介电常数的材料形成。

4. 发明授权

KR101675779B1 우물 영역을 포함하는 전자 장치 有权
标题翻译：电子设备，包括一个良好的地区
公开(公告)号：KR101675779B1
公开(公告)日：2016-11-14
申请号：KR1020100057451
申请日：2010-06-17
申请人： 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
发明人： 로첼트,개리에이치. , 그리브나,고든엠.
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/823892 , H01L21/2815 , H01L21/823814 , H01L21/823828 , H01L27/092 , H01L29/0653 , H01L29/1083 , H01L29/4175 , H01L29/41758 , H01L29/41766 , H01L29/42376 , H01L29/66659 , H01L29/66689 , H01L29/66696 , H01L2924/0002 , H01L2924/00
摘要： 집적회로를포함하는전자장치는, 매몰전도영역과, 매몰전도영역위에놓이는반도체층과, 반도체층을통과해뻗어있고매몰전도영역에전기적으로연결되는수직전도성구조물을포함할수 있다. 집적회로는, 매몰전도영역과반대되는전도성유형을가지고, 반도체층의주표면보다그 반대쪽표면에더 가깝게놓이며매몰전도영역에전기적으로연결되는도핑구조물을추가로포함할수 있다. 또한집적회로는반도체층의부분을포함하는우물영역을포함할수 있고, 여기서, 반도체층의부분은도핑구조물위에놓이며, 도핑구조물에비해더 낮은도펀트농도를가진다. 또다른실시예에서, 도핑구조물은매몰전도영역과이격되어있을수 있다.
摘要翻译：包括集成电路的电子设备可以包括掩埋导电区域和覆盖掩埋导电区域的半导体层，以及延伸穿过半导体层并电连接到掩埋导电区域的垂直导电结构。集成电路还可以包括与掩埋导电区相比具有相对导电类型的掺杂结构，其比与半导体层的主表面更接近于相对表面，并且电连接到掩埋导电区。集成电路还可以包括包括半导体层的一部分的阱区，其中该部分覆盖掺杂结构并且与掺杂结构相比具有较低的掺杂剂浓度。在另一个实施例中，掺杂结构可以与掩埋的导电区域间隔开。

5. 发明授权

KR101635267B1 불균일한 P-타입 불순물 프로파일을 갖는 MOS 소자들 有权
标题翻译：具有非均匀P型型态的P- MOS MOS器件
公开(公告)号：KR101635267B1
公开(公告)日：2016-06-30
申请号：KR1020140088284
申请日：2014-07-14
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 성슈에창 , 궉츠메이 , 리쿤무 , 리체리앙 , 리치이홍
IPC分类号： H01L29/94 , H01L29/78
CPC分类号： H01L29/7848 , H01L21/02532 , H01L21/28518 , H01L21/76843 , H01L21/76855 , H01L21/823412 , H01L21/823418 , H01L21/823425 , H01L21/823814 , H01L27/088 , H01L29/0847 , H01L29/41758 , H01L29/41766 , H01L29/665 , H01L29/66545 , H01L29/6659 , H01L29/66628 , H01L29/66636 , H01L29/7833 , H01L29/7834
摘要： 집적회로구조물은반도체기판, 반도체기판위의게이트스택, 및반도체기판내로연장되는개구를포함하며, 개구는게이트스택에인접한다. 실리콘게르마늄영역은개구내에배치되며, 실리콘게르마늄영역은제1 p-타입불순물농도를갖는다. 실질적으로게르마늄이없는실리콘캡이실리콘게르마늄영역위에놓인다. 실리콘캡은제1 p-타입불순물농도보다높은제2 p-타입불순물농도를갖는다.

6. 发明公开

KR1020160049437A 반도체 디바이스 구조물 및 그 형성 방법 有权
标题翻译：半导体器件结构及其形成方法
公开(公告)号：KR1020160049437A
公开(公告)日：2016-05-09
申请号：KR1020150095208
申请日：2015-07-03
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 양타이이 , 랴오위치에 , 린티엔뤼 , 바오티엔이
IPC分类号： H01L21/768 , H01L21/3205
CPC分类号： H01L23/5226 , H01L21/76805 , H01L21/76816 , H01L21/76831 , H01L21/76879 , H01L21/76885 , H01L21/76897 , H01L23/485 , H01L23/53228 , H01L23/53257 , H01L29/41758 , H01L29/665 , H01L29/7833 , H01L29/7848 , H01L2924/0002 , H01L2924/00
摘要： 반도체디바이스구조물이제공된다. 반도체디바이스구조물은반도체기판을포함한다. 반도체디바이스구조물은반도체기판위의제1 유전체층을포함한다. 반도체디바이스구조물은제1 유전체층내에임베딩된제1 도전성라인을포함한다. 반도체디바이스구조물은제1 유전체층과제1 도전성라인위의제2 유전체층을포함한다. 반도체디바이스구조물은제2 유전체층위의제2 도전성라인을포함한다. 제2 유전체층은제1 도전성라인과제2 도전성라인사이에있다. 반도체디바이스구조물은제1 도전성라인을제2 도전성라인에전기적으로연결시키기위해제2 유전체층을관통하는도전성필라들을포함한다. 도전성필라들은서로이격된다.
摘要翻译：提供一种半导体器件结构，包括：半导体衬底; 半导体衬底上的第一介电层; 嵌入在所述第一电介质层中的第一导线; 第一介电层和第一导电线上的第二电介质层; 位于第一和第二导线之间的第二电介质层上的第二导线; 以及穿透第二电介质层的导电柱以将第一导电线电连接到第二导电线。导电柱被配置为彼此分离。因此，导电线和掩模层的开口之间的重叠偏移裕度增加。

7. 发明公开

KR1020160026719A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020160026719A
公开(公告)日：2016-03-09
申请号：KR1020150119113
申请日：2015-08-24
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 나리따고끼
IPC分类号： H01L27/02 , H01L23/60
CPC分类号： H01L27/0266 , H01L23/5221 , H01L27/0255 , H01L27/0277 , H01L27/0629 , H01L29/41758 , H01L29/78 , H01L2924/0002 , H01L2924/00
摘要： 반도체장치는, 복수의게이트전극과, 각게이트전극과교대로게이트전극의길이방향을따라형성되는복수의스트라이프콘택트를포함한다. 소스·드레인의한쪽을형성하는 1개의스트라이프콘택트에기준전위가인가되는도전형트랜지스터가형성된다. 도전형트랜지스터의소스·드레인의다른쪽의스트라이프콘택트와인접하는게이트전극은, 제1 더미게이트전극으로서사용된다. 반도체장치는, 제1 더미게이트전극을걸치도록양측에형성되는스트라이프콘택트를서로전기적으로접속하는메탈과, 제1 더미게이트전극의양측에형성되는스트라이프콘택트중 제1 더미게이트전극에대하여도전형트랜지스터와반대측에형성되는스트라이프콘택트와접속되는패드를더 구비한다.
摘要翻译：一种半导体器件包括多个栅极电极，以及多个条形触点，其沿着栅电极的纵向方向与栅电极交替地形成。形成导体晶体管，其中参考电压施加到构成源极和漏极的一侧的一个条状接触。在源极的另一侧和导电晶体管的漏极附近的栅极电极被用作第一虚拟栅电极。半导体器件还包括：金属，其电连接形成在第一伪栅极电极两侧的条形触点，以保持第一伪栅电极; 以及焊盘，其从形成在所述第一伪栅电极的两侧上的条形触点连接到形成在与所述导体晶体管相对的第一虚拟栅电极的相对侧上的条形触点。

8. 发明公开

KR1020150145606A ＭＯＳＦＥＴ 소자들의 레이아웃들 및 수직 구조들 审中-实审
标题翻译： MOSFET器件的层级和垂直结构
公开(公告)号：KR1020150145606A
公开(公告)日：2015-12-30
申请号：KR1020140075863
申请日：2014-06-20
申请人： 삼성전자주식회사
发明人： 이재훈 , 주녹현 , 양형모 , 장성일 , 이찬호
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/0692 , H01L27/0207 , H01L27/088 , H01L27/11582 , H01L29/41758 , H01L29/41775 , H01L29/4238 , H01L29/78 , H01L29/7834 , H01L29/7848
摘要： 제1 활성영역, 상기제1 활성영역을 Y 방향으로가로질러연장하여제1 소스영역및 제1 드레인영역을정의하는제1 게이트전극, 상기제1 게이트전극상에상기 Y 방향으로연장하는가상의제1 게이트통과선상에정렬되도록배치된제1 게이트컨택들, 상기제1 소스영역상에상기 Y 방향으로연장하는가상의제1 소스통과선상에정렬되도록배치된제1 소스컨택들, 및상기제1 드레인영역상에상기 Y 방향으로연장하는가상의제1 드레인통과선상에정렬되도록배치된제1 드레인컨택들을포함하고, 상기제1 드레인컨택들중 적어도하나는상기제1 소스컨택들의사이를지나상기 Y 방향과수직하는 X 방향으로평행하게연장하는가상의제1 X-직선들중 어느하나상에정렬되도록배치된레이아웃을갖는 MOSFET 소자가설명된다.
摘要翻译：公开了一种MOSFET器件，包括：第一有源区; 第一栅电极，沿Y方向延伸穿过所述第一有源区，并且限定第一源区和第一漏区; 第一栅极触点设置成布置在沿着Y方向在第一栅电极上延伸的虚拟第一栅极通过线上; 第一源触点设置成布置在沿Y方向在第一源区域中延伸的虚拟第一源极线上; 以及第一漏极触点，其设置成布置在沿着Y方向在第一漏极区域中延伸的虚拟第一漏极通过线上。所述第一漏极接触件中的至少一个具有通过所述第一源极触点之间的布置，并布置成布置在沿相对于Y方向垂直的X方向上水平延伸的虚拟第一X线性线中的任一个上。

9. 发明公开

KR1020150128563A 반도체장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020150128563A
公开(公告)日：2015-11-18
申请号：KR1020150056233
申请日：2015-04-22
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 모리타카히로
IPC分类号： H01L29/78 , H01L29/66
CPC分类号： H01L29/7835 , H01L21/28052 , H01L29/0653 , H01L29/0692 , H01L29/0847 , H01L29/0882 , H01L29/1045 , H01L29/1083 , H01L29/408 , H01L29/41758 , H01L29/4238 , H01L29/4933 , H01L29/4983 , H01L29/665 , H01L29/66659 , H01L29/7816
摘要： [과제] 높은내압을실현하면서낮은온 저항을실현하는 LDMOS를제공한다. [해결수단] 필드산화막(DFOX)이, 게이트전극(GE)의하부로부터드레인영역(DRR)에걸쳐서위치하고있다. 복수의돌출부(PP)가, 소스영역(SOR)측으로부터드레인영역(DRR)측을향하여게이트전극(GE)의측면으로부터돌출되어있다. 그리고복수의돌출부(PP)는, 평면으로볼 때제2 방향(소스영역(SOR)과드레인영역(DRR)이나란한제1 방향에직교하는방향)을따라서나란히놓여있다. 복수의개구(OP)가, 필드산화막(DFOX)에형성되어있다. 각개구(OP)는, 제1 방향에서볼 때서로인접하는돌출부(PP)의사이에위치하고있다. 그리고복수의개구(OP)는, 제2 방향을따라서복수의돌출부(PP)와번갈아나란히놓여있다. 개구(OP)의드레인영역(DRR)측의가장자리부는, 드레인영역(DRR)보다소스영역(SOR)측에위치하고있다. 한편, 개구(OP)의소스영역(SOR)의가장자리부는, 게이트전극(GE)의상기한측면보다드레인영역(DRR)측에위치하고있다.
摘要翻译：提供了一种LDMOS，能够在形成高内部压力的同时形成低温阻抗。为此，将场氧化膜（DFOX）从栅电极（GE）的下部放置到漏区（DRR）。多个突起（PP）从栅极电极（GE）的一侧从源极区域（SOR）向漏极区域（DRR）突出。突起（PP）被放置在与平行于源极区域（SOR）和漏极区域（DRR）的第一方向正交的方向的第二方向上。在场氧化膜（DFOX）上形成多个开口（OP）。每个开口（OP）都放置在从第一方向看彼此相邻的突起（PP）之间。开口（OP）在第二方向上与突起（PP）平行放置。开口（OP）的漏极区域（DRR）的边界部分被放置得更靠近源极区域（SOR）而不是漏极区域（DRR）。开口（OP）的源极区域（SOR）的边界部分比栅极电极（GE）的侧面更多地放置在漏极区域（DRR）中。

10. 发明公开

KR1020150125944A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020150125944A
公开(公告)日：2015-11-10
申请号：KR1020157023682
申请日：2014-02-14
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 리사키도모미츠
IPC分类号： H01L29/417 , H01L27/02 , H01L29/78
CPC分类号： H01L27/027 , H01L23/5228 , H01L23/528 , H01L27/0207 , H01L27/0274 , H01L29/41758 , H01L29/78 , H01L2924/0002 , H01L2924/00
摘要： ESD 내량이높은반도체장치를제공하기위해, 소스배선 (32a) 은, NMOS 트랜지스터 (30) 의영역에있어서게이트 (31) 및소스 (32) 상에형성된다. 소스배선 (32a) 은, 게이트 (31) 와소스 (32) 와접지단자를전기적으로접속한다. 드레인배선 (33a) 은, NMOS 트랜지스터 (30) 의영역에있어서드레인 (33) 상에형성된다. 드레인배선 (33a) 은, 드레인 (33) 과외부접속용전극인패드 (20) 를전기적으로접속한다. 또, NMOS 트랜지스터 (30) 의영역에있어서, 드레인배선 (33a) 은, 소스배선 (32a) 의배선폭과동일한배선폭을갖는다.
摘要翻译：源极布线32a形成在NMOS晶体管30的区域中的栅极31和源极32上，以提供具有高ESD容限的半导体器件。源极布线32a将栅极31和源极32电连接到接地端子。漏极布线33a形成在NMOS晶体管30的区域中的漏极33上。漏极布线33a将漏极33和作为外部连接电极的焊盘20电连接。在NMOS晶体管30的区域中，漏极布线33a具有与源极布线32a的布线宽度相同的布线宽度。

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