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1. 发明公开

KR1020180021586A 수직 터널링 전계효과 트랜지스터 및 이의 제조방법 有权
公开(公告)号：KR1020180021586A
公开(公告)日：2018-03-05
申请号：KR1020160106351
申请日：2016-08-22
申请人： 한양대학교 산학협력단
发明人： 김태환 , 안준성 , 이준규
IPC分类号： H01L29/78 , H01L29/73 , H01L29/66 , H01L29/423
CPC分类号： H01L29/423 , H01L29/66 , H01L29/73 , H01L29/78 , H01L29/7827 , H01L29/42392 , H01L29/66666 , H01L29/7311 , H01L29/7849
摘要： 수직터널링전계효과트랜지스터및 이의제조방법이제공된다. 구체적으로, 수직터널링전계효과트랜지스터는, 기판상에배치되고상부로연장되는돌출부를가지며돌출부를포함하는전체영역에서균일한농도로도핑된소스층과, 소스층상에서소스층의돌출부를커버하고소스층의나머지부분을노출시키는채널패턴과, 채널패턴상에서채널패턴에중첩하고농도구배를갖도록도핑된드레인패턴과, 소스층, 채널패턴및 드레인패턴을커버하는게이트절연막과, 게이트절연막상에서채널패턴의주위로배치되는게이트전극을포함한다.

2. 发明授权

KR101348457B1 반도체 장치 및 그 제조 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101348457B1
公开(公告)日：2014-01-06
申请号：KR1020070052121
申请日：2007-05-29
申请人： 세이코 인스트루 가부시키가이샤
发明人： 츠무라가즈히로
IPC分类号： H01L21/328
CPC分类号： H01L29/735 , H01L29/0657 , H01L29/0692 , H01L29/6625 , H01L29/73
摘要： 본 발명은 실리콘 기판; 서로 평행하고 상기 실리콘 기판을 그 표면으로부터 수직으로 에칭함으로써 형성되는 서로 이격되어 있는 적어도 2개의 트렌치; 상기 트렌치들의 적어도 하부 표면을 매설하는 전기 절연막; 상기 2개의 트렌치 사이에 위치하는 실리콘 기판의 영역에 형성되는 베이스 영역; 및 상기 절연막의 위에 위치하고 상기 베이스 영역 내에 형성되는, 상기 트렌치들의 측면들의 부분들 상에 각각 형성되는 이미터 영역과 콜렉터 영역을 포함하는, 반도체 장치를 제공한다.
摘要翻译：本发明涉及一种硅衬底; 至少两个沟槽，彼此间隔开并且通过从彼此平行的表面垂直蚀刻硅衬底而形成; 至少埋入沟槽下表面的电绝缘膜; 形成在位于两个沟槽之间的硅衬底的区域中的基极区; 并且，发射极区域和集电极区域分别形成在形成于绝缘膜上且形成在基极区域中的沟槽的侧面的一部分上。

3. 发明公开

KR1020120015290A 단극성 헤테르 접합-공핍 층 트랜지스터 有权
标题翻译：单极异相绝缘层晶体管
公开(公告)号：KR1020120015290A
公开(公告)日：2012-02-21
申请号：KR1020117017246
申请日：2009-12-11
申请人： 이하페 게엠베하 이노베이션즈 포 하이 퍼포먼스 마이크로일렉트로닉스/라이프니츠-인스티튜트 퓌어 인노바티베 미크로엘렉트로닉
发明人： 메흐볼프강 , 리페르트군터
IPC分类号： H01L29/737 , H01L29/861 , H01L29/16
CPC分类号： H01L29/16 , H01L29/1606 , H01L29/7376 , H01L29/7606 , H01L29/737 , H01L29/73 , H01L29/861
摘要： 본 발명은 베이스, 에미터 및 콜렉터를 구비한 공핍 층 트랜지스터에 관한 것이며, 상기 공핍 층 트랜지스터의 경우 에미터는 터널 다이오드를 포함하고, 상기 터널 다이오드는 제 1 역지 전압(threshold voltage) 이상으로 제공된 에미터-베이스 전압에서 유동 방향의 전하 운송자 터널 전류를 상기 에미터로부터 콜렉터 방향으로 허용하며, 상기 공핍 층 트랜지스트의 경우 상기 베이스는 그래핀 층(graphene layer)을 포함한다.

4. 发明公开

KR1020100085971A 메사 스텝들을 포함하는 버퍼층들 및 메사 구조들을 가지는 전력 반도체 장치들 有权
标题翻译：具有MESA结构和缓冲层的功率半导体器件，包括MESA步骤
公开(公告)号：KR1020100085971A
公开(公告)日：2010-07-29
申请号：KR1020107010197
申请日：2008-09-08
申请人： 크리,인코포레이티드
发明人： 쟝칭츈 , 아가르왈아난트케이
IPC分类号： H01L29/73
CPC分类号： H01L29/73 , H01L29/0661 , H01L29/0804 , H01L29/1608 , H01L29/66068 , H01L29/732
摘要： A bipolar junction transistor includes a collector having a first conductivity type, a drift layer having the first conductivity type on the collector, a base layer on the drift layer and having a second conductivity type opposite the first conductivity type, a lightly doped buffer layer having the first conductivity type on the base layer and forming a p-n junction with the base layer, and an emitter mesa having the first conductivity type on the buffer layer and having a sidewall. The buffer layer includes a mesa step adjacent to and spaced laterally apart from the sidewall of the emitter mesa, and a first thickness of the buffer layer beneath the emitter mesa is greater than a second thickness of the buffer layer outside the mesa step.
摘要翻译：双极结型晶体管包括具有第一导电类型的集电极，在集电极上具有第一导电类型的漂移层，漂移层上的基极层，并具有与第一导电类型相反的第二导电类型，轻掺杂缓冲层具有在基底层上形成第一导电类型并与基底层形成pn结，以及在缓冲层上具有第一导电类型并具有侧壁的发射极台面。缓冲层包括与发射极台面的侧壁相邻并间隔开的台面台阶，并且发射极台面下方的缓冲层的第一厚度大于台面台阶之外的缓冲层的第二厚度。

5. 发明授权

KR100972217B1 바이폴라 반도체 소자 및 그 제조 방법 失效
标题翻译：双极半导体器件及其制造方法
公开(公告)号：KR100972217B1
公开(公告)日：2010-07-26
申请号：KR1020077027677
申请日：2006-06-09
申请人： 혼다 기켄 고교 가부시키가이샤
发明人： 노나카겐이치
IPC分类号： H01L29/73
CPC分类号： H01L29/73 , H01L29/0607 , H01L29/0804 , H01L29/1608 , H01L29/66068 , H01L29/732
摘要： 본 발명에 따르면, 반도체 결정은 베이스 컨택트 영역(16)과 이미터 영역(14) 사이에서 표면 부근에 배치되는 제2 도전형의 재결합 억제 반도체 층(17)을 포함하는데, 이 재결합 억제 반도체 층은 정공 전류 및 전자 전류를 주로 전도하는 부분으로부터, 표면 준위가 다수 존재하는 반도체 표면을 분리시킨다. 그 결과, 재결합이 억제되어 전류 증폭률이 향상되고 온-전압이 낮아진다.

6. 发明授权

KR100922423B1 바이폴라 트랜지스터 및 그 제조방법 失效
标题翻译：双极晶体管及其制造方法
公开(公告)号：KR100922423B1
公开(公告)日：2009-10-16
申请号：KR1020020053922
申请日：2002-09-06
申请人： 페어차일드코리아반도체 주식회사
发明人： 박찬호 , 김진명 , 박경석 , 현동호
IPC分类号： H01L21/331
CPC分类号： H01L29/0821 , H01L29/73 , H01L29/732
摘要： 높은 전류 주입시 커크 효과를 억제할 수 있는 바이폴라 트랜지스터 및 그 제조방법을 개시한다. 개시된 본 발명의 바이폴라 트랜지스터는, 고농도를 갖는 제 1 도전형의 제 1 콜렉터 영역 상부에 저농도를 갖는 제 1 도전형의 제 2 콜렉터 영역이 형성된다. 상기 제 2 콜렉터 영역 내부의 소정 부분에 제 2 도전형의 베이스 영역이 형성되고, 상기 베이스 영역 내부의 소정 부분에 제 1 도전형의 에미터 영역이 형성된다. 이때, 상기 베이스 영역과 제 2 콜렉터의 접합 계면에, 제 2 콜렉터 영역에 비하여 상대적으로 도핑 농도가 높은 제 3 콜렉터 영역이 더 형성된다. 이와같은 본 발명의 바이폴라 트랜지스터는, 베이스 영역의 저부에 제 2 콜렉터 영역에 비하여 상대적으로 고농도인 제 3 콜렉터 영역을 형성함에 따라, 고전류 주입시, 베이스 영역의 확장면에 상대적으로 고농도를 갖는 제 3 콜렉터 영역이 형성되어 있으므로, 베이스 영역의 확장이 억제된다. 이에따라, 고전류 주입시에도 전류 구동 능력을 향상시킬 수 있으며, 커크 효과를 방지할 수 있다.
커크 효과, 바이폴라 트랜지스터

7. 发明授权

KR100672683B1 바이폴라트랜지스터의 제조방법 有权
标题翻译：制造双极晶体管的方法
公开(公告)号：KR100672683B1
公开(公告)日：2007-01-24
申请号：KR1020050132656
申请日：2005-12-28
申请人： 동부일렉트로닉스 주식회사
发明人： 성웅제
IPC分类号： H01L29/735
CPC分类号： H01L29/73 , H01L21/8249
摘要： A method for manufacturing a bipolar transistor is provided to reduce the resistance of a base region by forming a self-aligned base region using an emitter pattern and a spacer. An isolation layer(14) is formed at an isolation region of a substrate(10) having a first and a second well regions(12a,12b) of first conductive type. A third well region(17) is formed in the first well region. An emitter electrode pattern is formed on the third well region, and a collector electrode pattern is formed on the second well region. A spacer is formed at sidewalls of the emitter and the collector electrode patterns. By diffusing the resultant structure, an emitter region(22) of first conductive type is formed on the third well region, and a collector region(24) of first conductive type is formed on the second well region. A base region(28) is then formed by implanting second conductive type ions into the third well region having the emitter electrode pattern and the spacer. The emitter and the collector electrode patterns are then removed.
摘要翻译：提供一种用于制造双极晶体管的方法，通过使用发射极图案和间隔物形成自对准基极区域来降低基极区域的电阻。在具有第一导电类型的第一和第二阱区域（12a，12b）的衬底（10）的隔离区域处形成隔离层（14）。在第一阱区域中形成第三阱区域（17）。在第三阱区域上形成发射极电极图案，在第二阱区域上形成集电极图案。在发射极和集电极图案的侧壁处形成间隔物。通过扩散所得结构，在第三阱区上形成第一导电类型的发射极区域（22），并且在第二阱区域上形成第一导电类型的集电极区域（24）。然后通过将第二导电型离子注入到具有发射极电极图案和间隔物的第三阱区中来形成基极区（28）。然后去除发射极和集电极电极图案。

8. 发明公开

KR1020020069087A 반도체 장치와 그 제조 방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020020069087A
公开(公告)日：2002-08-29
申请号：KR1020010051990
申请日：2001-08-28
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 모치즈키카즈히로 , 오카토오루 , 오부이사오 , 야마시타키이치
IPC分类号： H01L29/737
CPC分类号： H01L21/8252 , H01L27/0605 , H01L29/41708 , H01L29/42304 , H01L29/73 , H01L29/7327 , H01L29/7371
摘要： PURPOSE: To reduce a collector-size dependence of a current amplification factor, in a collector-top HBT. CONSTITUTION: A base electrode 11, in a collector top heterojunction bipolar transistor is brought into contact with the side plane of a base layer 5 which has not been subjected to ion implantation and with the front surface of a high resistance parasitic emitter region 14, which has been subjected to the ion implantation.
摘要翻译：目的：减少集电极尺寸依赖于电流放大因子，在集电极顶部HBT中。构成：集电极顶部异质结双极晶体管中的基极11与未进行离子注入的基底层5的侧面与高电阻寄生发射极区域14的前表面接触，已经进行了离子注入。

9. 发明公开

KR1020010038931A ＳＩＰＯＳ를 이용한 고전압 반도체소자 및 그 제조방법 失效
标题翻译：使用半绝缘多晶硅的高电压半导体器件及其制造方法
公开(公告)号：KR1020010038931A
公开(公告)日：2001-05-15
申请号：KR1019990047115
申请日：1999-10-28
申请人： 페어차일드코리아반도체 주식회사
发明人： 김진경 , 김종민 , 김경욱 , 김태훈 , 최철 , 김창욱
IPC分类号： H01L21/316
CPC分类号： H01L29/405 , H01L29/66272 , H01L29/73 , H01L29/7322
摘要： PURPOSE: A high voltage semiconductor device using a semi-insulating polycrystalline silicon(SIPOS) layer is provided to decrease dielectric breakdown voltage and the quantity of a leakage current, by using a thermal oxide layer as a passivation layer, and by making a good interface state between the SIPOS layer and other layers. CONSTITUTION: A semiconductor substrate(100) of the first conductivity type has an active region(A) and a field region(F), used as a collector region. A base region(110) of the second conductivity type is formed in the active region of the semiconductor substrate. An emitter region(120) of the first conductivity type is formed in the base region. A channel stopper(130) is formed in the field region of the semiconductor substrate, separated from the base region by a predetermined interval. An oxide layer(140) is so patterned that a partial surface of the emitter region, the base region and the channel stopper is exposed to the semiconductor substrate. A semi-insulating polycrystalline silicon(SIPOS) layer(150) is formed on the oxide layer. A thermal oxide layer(160) is formed on the SIPOS layer. An emitter electrode(170), a base electrode(180) and a collector electrode(200) are electrically connected to the emitter region, the base region and the semiconductor substrate, respectively.
摘要翻译：目的：提供一种使用半绝缘多晶硅（SIPOS）层的高电压半导体器件，通过使用热氧化物层作为钝化层来降低绝缘击穿电压和漏电流量，并通过制作良好的界面 SIPOS层和其他层之间的状态。构成：第一导电类型的半导体衬底（100）具有用作集电极区域的有源区（A）和场区（F）。在半导体衬底的有源区中形成第二导电类型的基极区域（110）。第一导电类型的发射极区域（120）形成在基极区域中。在半导体衬底的场区域中形成通道阻挡件（130），其与基极区域隔开预定的间隔。氧化物层（140）被图案化，使得发射极区域，基极区域和沟道阻挡器的部分表面暴露于半导体衬底。在氧化物层上形成半绝缘多晶硅（SIPOS）层（150）。在SIPOS层上形成热氧化层（160）。发射电极（170），基极（180）和集电极（200）分别电连接到发射极区域，基极区域和半导体衬底。

10. 发明公开

KR1020010023436A 바이폴라 전력 트랜지스터 및 제조방법 无效
标题翻译：双极功率晶体管及制造方法
公开(公告)号：KR1020010023436A
公开(公告)日：2001-03-26
申请号：KR1020007002079
申请日：1998-08-18
申请人： 인피니온 테크놀로지스 아게
发明人： 조한슨테드 , 안보그벵트톨켈
IPC分类号： H01L29/08
CPC分类号： H01L29/66295 , H01L21/74 , H01L29/0821 , H01L29/66272 , H01L29/73 , H01L2223/6644
摘要： 본발명은무선주파수용, 특히, 무선기지국의증폭단에이용하는바이폴라전력트랜지스터및 그바이폴라전력트랜지스터를제조하는방법에관한것이다. 상기전력트랜지스터는기판(13), 에피텍셜컬렉터층(15), 상기컬렉터층(15)에형성된베이스(19) 및에미터(21)를포함한다. 상기컬렉터층의도핑도[(N(X)]는그 상부표면(24)에서변하고, 상기컬렉터층의깊이의절반아래쪽에, 특히, 적어도 2차다항식, a+ ax + ax+ ...,에따라변하고, a는상부표면(24)의도핑도이고, x는동일한표면(24)으로부터의수직거리이고, a, a는상수이다. 상기트랜지스터는에피텍셜컬렉터층(15)과크게활성된금선접속층(31, 33) 사이에약 2㎛두께의절연산화막(17)을포함한다.

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