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1. 发明授权

KR101022298B1 반도체 장치 有权
公开(公告)号：KR101022298B1
公开(公告)日：2011-03-21
申请号：KR1020090013725
申请日：2009-02-19
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 테라시마토모히데
IPC分类号： H01L29/73 , H01L29/78
CPC分类号： H01L27/0722 , H01L27/0248 , H01L29/78 , H03K17/0406 , H03K17/567
摘要： 절연 게이트 바이폴러 트랜지스터의 스위칭 특성 및 낮은 온 저항을 유지하면서 내압특성을 개선하고, 점유 면적을 저감한다. 절연 게이트 바이폴러 트랜지스터(IGBT:2)의 턴 오프 시의 홀 유입을 억제하는 P채널 MOS트랜지스터(PQ)의 게이트 전극 노드(6)에 대하여, IGBT의 오프 상태 시에 있어서 게이트 절연막에 인가되는 전압을 완화하는 전압 완화 소자(1)를 설치한다.
절연 게이트 바이폴러 트랜지스터, 전압 완화 소자, 게이트 절연막

2. 发明授权

KR100526076B1 반도체 장치 및 그 제조 방법 失效
公开(公告)号：KR100526076B1
公开(公告)日：2005-11-03
申请号：KR1019997004140
申请日：1997-11-13
申请人： 인피니온 테크놀로지스 아게
发明人： 쇠더밸그앤더스
IPC分类号： H01L27/07
CPC分类号： H01L27/0722
摘要： 본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 반도체 장치는 횡 확장으로 완전하거나 부분적으로 동작한다. 반도체 장치는 두 개 이상의 상호 대향하는 에미터/컬렉터 영역을 갖는 두 개 이상의 고전압 횡 바이폴라 트랜지스터를 포함하며, 이것은 중간 공통 컬렉터 영역이 형성되도록 상호 거리를 두고 에피텍셜층의 표면에 위치된다. 공통 컬렉터 영역은 장치에 전압이 인가될 때 완전하게 공핍될 수 있고, 컬렉터 영역의 횡 공핍을 사용함으로써, 반도체 장치의 전압 내구성은 장치에 포함된 도핑 영역 사이의 거리에 의해 리소그래피하게 결정될 수 있다. 또한, 장치의 활성층의 품질, 고유 저항 및 기판 전위에 따르는 바람직하지 않은 기생 소자는 제거되거나 억제될 수 있다.

3. 发明公开

KR1020080025351A 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020080025351A
公开(公告)日：2008-03-20
申请号：KR1020070094042
申请日：2007-09-17
申请人： 산요덴키가부시키가이샤 , 산요 세미컨덕터 컴퍼니 리미티드
发明人： 하찌야나기도시히로 , 우에하라마사후미 , 안자이가쯔요시
IPC分类号： H01L21/335
CPC分类号： H01L29/0847 , H01L27/0722 , H01L29/0607 , H01L29/0619 , H01L29/0692 , H01L29/42368 , H01L29/66659 , H01L29/7835
摘要： A semiconductor device and a manufacturing method thereof are provided to suppress the movement of electrons around a surface of a semiconductor layer by implementing a reverse conductive dopant layer on the semiconductor layer between a gate electrode and a drain layer. A semiconductor device includes a gate insulating layer(6), a gate electrode(7), a source layer(8), a drain layer(12), and a first conductive dopant layer(13). The gate insulating layer is formed on a semiconductor layer with a first conductive type. The gate electrode is formed on the gate insulating layer. The source layer with a second conductive type is formed on the semiconductor layer. The drain layer having the second conductive type is formed apart from a drain side end of the gate electrode and formed on the semiconductor layer. The first conductive dopant layer adjacent to the drain layer is formed between the gate electrode and the drain layer.
摘要翻译：提供半导体器件及其制造方法，通过在栅电极和漏极层之间的半导体层上实施反向导电掺杂剂层来抑制电子在半导体层的表面周围的移动。半导体器件包括栅极绝缘层（6），栅电极（7），源极层（8），漏极层（12）和第一导电掺杂剂层（13）。栅极绝缘层形成在具有第一导电类型的半导体层上。栅电极形成在栅绝缘层上。具有第二导电类型的源极层形成在半导体层上。具有第二导电类型的漏极层形成在栅电极的漏极侧端部并形成在半导体层上。与漏极层相邻的第一导电掺杂剂层形成在栅电极和漏极层之间。

4. 发明授权

KR100200397B1 반도체장치 및 그 제조방법 失效
公开(公告)号：KR100200397B1
公开(公告)日：1999-06-15
申请号：KR1019910012428
申请日：1991-07-19
申请人： 세이코 엡슨 가부시키가이샤
发明人： 히구찌도시히꼬
IPC分类号： H01L27/08
CPC分类号： H01L29/7816 , H01L27/0722 , H01L29/42376 , H01L29/66234 , H01L29/6625 , H01L29/66689
摘要： 측벽 구성은 평면형 바이폴라 트랜지스터를 포함한 반도체 장치의 제조에 이용되는데, 여기서 측벽 구성의 폭은 평면형 바이포라 트랜지스터의 베이스의 채널 길이를 번갈아 정확히 제어하여 정확히 제어될 수 있다. 이런 기술은 평면형 바이폴라 트랜지스터의 형성된 트랜지스터 콜렉터 및 에미터 영역 사이에 단락 회로를 방지하는 방도를 제공한다. 측벽 구성은 또한 종래 기술의 횡 위치된 구조위에 그런 구조의 고밀도를 갖는 조합 평면형 바이폴라/MIS형 트랜지스터 제조에 이용될 수 있다.

5. 发明授权

KR100153846B1 반도체 집적회로 失效
公开(公告)号：KR100153846B1
公开(公告)日：1998-10-15
申请号：KR1019950025549
申请日：1995-08-19
申请人： 가부시끼가이샤 도시바
发明人： 이토다카오
IPC分类号： H01L27/06
CPC分类号： H01L27/0722 , G05F3/265
摘要： 본 발명에 있어서는 횡형 바이폴라트랜지스터의 에미터영역, 콜렉터영역 사이의 베이스영역 상에 게이트전극을 형성하고, 이 구조의 소자(11, 12)를 이용하여 전류미러 회로를 구성하며, 각각의 게이트전극에 전류미러 회로의 기준전류(14)에 따른 바이어스전압이 인가되도록 한 구성으로 한다.
본 발명에 의하면, 전류원으로서 이용되는 전류미러 회로에 있어서 전류값이 큰 영역에 있어서도 베이스전류에 의한 영향을 거의 무시할 수 있기 때문에 미러계수가 높고, 또한 보상회로 등을 필요로 하지 않는다. 따라서, 회로를 구성하기 위한 소자수가 적고, 더욱이 전류 구동능력이 큰 전류미러 회로를 제공할 수 있다.

6. 发明公开

KR1020140085511A 칩 다이오드 및 다이오드 패키지 审中-实审
标题翻译：芯片二极管和二极管封装
公开(公告)号：KR1020140085511A
公开(公告)日：2014-07-07
申请号：KR1020147013130
申请日：2012-10-16
申请人： 로무 가부시키가이샤
发明人： 야마모또,히로끼
IPC分类号： H01L29/861 , H01L23/28 , H01L29/06 , H01L29/868
CPC分类号： H01L29/872 , H01L23/3114 , H01L23/3192 , H01L23/49551 , H01L23/49562 , H01L23/5223 , H01L23/5228 , H01L23/544 , H01L23/562 , H01L24/05 , H01L24/06 , H01L24/11 , H01L24/13 , H01L24/16 , H01L24/29 , H01L24/32 , H01L24/33 , H01L24/45 , H01L24/48 , H01L24/73 , H01L24/85 , H01L27/0255 , H01L27/0629 , H01L27/067 , H01L27/0722 , H01L27/1021 , H01L28/10 , H01L28/20 , H01L28/24 , H01L28/40 , H01L29/0615 , H01L29/0619 , H01L29/0692 , H01L29/417 , H01L29/66136 , H01L29/861 , H01L29/8611 , H01L29/866 , H01L2223/54413 , H01L2223/54433 , H01L2223/54473 , H01L2223/54493 , H01L2224/02166 , H01L2224/0401 , H01L2224/04026 , H01L2224/04042 , H01L2224/05144 , H01L2224/05553 , H01L2224/05567 , H01L2224/05624 , H01L2224/05644 , H01L2224/06181 , H01L2224/11009 , H01L2224/11464 , H01L2224/13022 , H01L2224/131 , H01L2224/16225 , H01L2224/16245 , H01L2224/291 , H01L2224/32245 , H01L2224/45144 , H01L2224/48091 , H01L2224/48247 , H01L2224/48463 , H01L2224/73253 , H01L2224/73265 , H01L2224/85205 , H01L2224/94 , H01L2924/00014 , H01L2924/10253 , H01L2924/12032 , H01L2924/12035 , H01L2924/12036 , H01L2924/12042 , H01L2924/13091 , H01L2924/14 , H01L2924/15788 , H01L2924/181 , H01L2924/30107 , H01L2924/00012 , H01L2924/014 , H01L2224/11 , H01L2924/00 , H01L2224/45015 , H01L2924/207
摘要： 본 발명은, 외부와의 전기 접속용의 패드에 큰 스트레스가 가해져도, 반도체층에 형성된 pn 접합의 파괴를 방지하거나, 특성의 변동을 억제할 수 있는 칩 다이오드 및 그것을 구비하는 다이오드 패키지를 제공하는 것이다. 다이오드 소자(29)를 구성하는 pn 접합(28)이 형성된 에피택셜층(21)과, 에피택셜층(21)의 표면(22)을 따라 배치되고, pn 접합(28)의 p측의 극인 다이오드 불순물 영역(23)에 전기적으로 접속되어 있고, 외부와의 전기 접속용의 패드(37)를 갖는 애노드 전극(34)과, pn 접합(28)의 n측의 극인 에피택셜층(21)에 전기적으로 접속된 캐소드 전극(41)을 포함하는 칩 다이오드(15)에 있어서, 패드(37)를 pn 접합(28)의 바로 위의 위치로부터 이격된 위치에 설치한다.
摘要翻译： [主题]提供一种芯片二极管，可以防止在半导体层上形成的pn结被破坏，并且即使当大的应力施加到与外部电连接的焊盘时也可以抑制特性波动，并且包括芯片二极管的二极管封装。芯片二极管15包括形成有二极管元件29的pn结28的外延层21，沿着外延层21的顶表面22设置的阳极电极34，电极连接到二极管杂质区 23是pn接点28的p侧极，并具有用于与外部电连接的焊盘37，以及与外延层21电连接的阴极41，该外延层21是pn的n侧极接头28，并且垫37设置在与正好在pn结28上方的位置分离的位置。

7. 发明公开

KR1020090124913A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020090124913A
公开(公告)日：2009-12-03
申请号：KR1020090013725
申请日：2009-02-19
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 테라시마토모히데
IPC分类号： H01L29/73 , H01L29/78
CPC分类号： H01L27/0722 , H01L27/0248 , H01L29/78 , H03K17/0406 , H03K17/567 , H01L29/7395
摘要： PURPOSE: A semiconductor device is provided to thin gate insulation thickness of a second insulated gate field effect transistor by alleviating a gate voltage of the second insulated gate field effect transistor. CONSTITUTION: A first conductive node is connected to a first electrode node(3). A second conductive node is connected to a second electrode node(4). A first bipolar transistor(BT) has a first base node. An N channel first insulated gate field effect transistor is connected between the second electrode node and a base node(5) of the first bipolar transistor. A third conductive node is electrically connected to a gate electrode and the first electrode node. A fourth conductive node is electrically connected to the base node of the first bipolar transistor.
摘要翻译：目的：通过减轻第二绝缘栅场效应晶体管的栅极电压，提供半导体器件以减小第二绝缘栅场效应晶体管的栅绝缘厚度。构成：第一导电节点连接到第一电极节点（3）。第二导电节点连接到第二电极节点（4）。第一双极晶体管（BT）具有第一基极节点。 N沟道第一绝缘栅场效应晶体管连接在第二电极节点和第一双极晶体管的基极节点（5）之间。第三导电节点电连接到栅电极和第一电极节点。第四导电节点电连接到第一双极晶体管的基极节点。

8. 发明公开

KR1020000053182A 반도체 장치 및 그 제조 방법 失效
标题翻译：侧向双极场效应模式混合晶体管及其相关方法
公开(公告)号：KR1020000053182A
公开(公告)日：2000-08-25
申请号：KR1019997004140
申请日：1997-11-13
申请人： 인피니온 테크놀로지스 아게
发明人： 쇠더밸그앤더스
IPC分类号： H01L27/07
CPC分类号： H01L27/0722
摘要： PURPOSE: A semiconductor device and a method are provided to replace a vertical bipolar transistor with a lateral bipolar transistor and to make the lateral bipolar transistor operate with a predetermined high gain in connection with voltage durability and a possibility to change the operating mode of the transistor. CONSTITUTION: A semiconductor device and a method, wherein the semiconductor device operates completely or partly in lateral extension, are provided. The semiconductor device comprises at least two high-voltage lateral bipolar transistors with at least two mutually opposite emitter/base regions, which are placed at the surface of the epitaxial layer at a mutual distance such that an intermediate common collector region is formed. The common collector region can be completely depleted when the device has a voltage applied and by using a lateral depletion of said collector region, the voltage durability of the semiconductor device can be determined lithographically by the distance between the doped regions comprised in the device. Furthermore, undesired parasitic components, which are dependent on the quality of the active layer of the device, resistivity and substrate potential, can be eliminated or suppressed.
摘要翻译：目的：提供半导体器件和方法以用横向双极晶体管代替垂直双极晶体管，并且使横向双极晶体管以与电压耐久性相关的预定高增益工作，并且改变晶体管的工作模式的可能性。构成：提供半导体器件和其中半导体器件完全或部分地横向延伸的方法。该半导体器件包括具有至少两个彼此相对的发射极/基极区域的至少两个高压横向双极晶体管，它们以相互距离放置在外延层的表面处，使得形成中间公共集电极区域。当器件具有施加的电压并且通过使用所述集电极区域的横向耗尽时，公共集电极区域可以完全耗尽，可以通过包括在器件中的掺杂区域之间的距离光刻地确定半导体器件的电压耐久性。此外，可以消除或抑制依赖于器件的有源层的质量，电阻率和衬底电位的不期望的寄生成分。

9. 发明公开

KR20180062342A 평면 및 비-평면 FET-기반 정전기 방전 보호 디바이스들 审中-公开
公开(公告)号：KR20180062342A
公开(公告)日：2018-06-08
申请号：KR20170125334
申请日：2017-09-27
IPC分类号： H01L27/02 , H01L21/8238 , H01L27/06 , H01L27/092
CPC分类号： H01L27/0277 , H01L23/5286 , H01L27/0722 , H01L29/0649 , H01L29/1083
摘要： 정전기방전(electrostatic discharge; ESD) 보호디바이스는, 제 1 전기노드에커플링되는소스영역, 제 1 전기노드와상이한제 2 전기노드에커플링되는제 1 드레인영역, 및소스영역과제 1 드레인영역사이의확장된드레인영역을갖는다. 확장된드레인영역들은 N개의전기적플로팅도핑영역및 제 2 전기노드에커플링되는 M개의게이트영역들을포함하며, 여기서 N 및 M은 1보다큰 정수이고 N은 M과동일하다. N개의플로팅도핑영역들의각각의전기적플로팅도핑영역들은 M개의게이트영역들의각각의게이트영역과교번한다.

10. 发明授权

KR100909171B1 반도체 장치 및 그 제조 방법 失效
标题翻译： 반도체장치및그제조방법
公开(公告)号：KR100909171B1
公开(公告)日：2009-07-23
申请号：KR1020070094042
申请日：2007-09-17
申请人： 산요덴키가부시키가이샤 , 산요 세미컨덕터 컴퍼니 리미티드
发明人： 하찌야나기도시히로 , 우에하라마사후미 , 안자이가쯔요시
IPC分类号： H01L21/335
CPC分类号： H01L29/0847 , H01L27/0722 , H01L29/0607 , H01L29/0619 , H01L29/0692 , H01L29/42368 , H01L29/66659 , H01L29/7835
摘要： ESD 내량을 향상시킨 트랜지스터 구조를 제공하는 것을 목적으로 한다. 중농도의 드레인층(10)의 표면에 고농도의 드레인층(12)을, 게이트 전극(7)의 드레인측의 단부로부터 이격하여 형성한다. 그리고, 게이트 전극(7)과 고농도의 드레인층(12) 사이의 기판 표면에, 고농도의 드레인층(12)을 둘러싸도록 하여 P형 불순물층(13)을 형성한다. 이상한 서지에 의해 기생 바이폴라 트랜지스터(30)가 온하고 있는 동안, 전자는 소스 전극(15) 측으로부터 드레인 전극(16) 측으로 이동한다. 여기에서, 전자는 P형 불순물층(13)이 형성된 기판 표면 부근 X를 피하여, 도 4의 화살표(25)로 나타낸 바와 같이, 보다 깊은 위치로부터 드레인 전극(16) 측으로 돌아 들어가도록 분산되어서 이동한다.
고농도, 저농도, 드레인층, 기생 바이폴라 트랜지스터, 전자, 불순물층, ESD 내량
摘要翻译：提供了改善ESD耐受电压的晶体管结构。高杂质浓度漏极层形成在中间杂质浓度漏极层的与栅电极的漏极侧端部分离的位置处的表面中。并且在栅电极和高杂质浓度漏极层之间的衬底的表面中形成P型杂质层以围绕高杂质浓度漏极层。当寄生双极型晶体管因异常浪涌而导通时，电子从源电极行进到漏电极。这里，电子按照避开基板表面的附近X的方式行进，并且如图2中的箭头所示通过更深的路径行进到漏电极。 4。

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