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1. 发明授权

KR101882037B1 버티컬 나노와이어의 네트워크에 구현된 전계 효과 트랜지스터 소자의 제조 방법 有权
公开(公告)号：KR101882037B1
公开(公告)日：2018-07-25
申请号：KR1020137013576
申请日：2011-11-24
申请人： 쌩뜨레 나티오날 데 라 르세르쉬 생띠끄 (씨. 엔. 알. 에스)
发明人： 라리유,귈헴
IPC分类号： H01L21/335 , H01L29/06 , H01L29/423 , H01L29/775
CPC分类号： H01L29/7827 , B82Y10/00 , B82Y40/00 , C01B32/15 , H01L21/02606 , H01L29/0665 , H01L29/0676 , H01L29/401 , H01L29/413 , H01L29/41741 , H01L29/4232 , H01L29/42376 , H01L29/66439 , H01L29/775 , Y10S977/762 , Y10S977/938
摘要： 본발명은버터컬나노와이어(24)의네트워크에구현된전계효과트랜지스터소자(20)의제조방법을개시한다. 본발명에따른제조방법은, 나노와이어에구현된각 기초트랜지스터의게이트전극에대해각 나노와이어의단부에소스전극(26) 및드레인전극(30)을형성하는단계; 각나노와이어(24)를감싸는유전물질레이어(36) 증착및 각나노와이어(24)를감싸는각 유전물질레이어(36) 주위에네트워크의모든나노와이어에공통되고상기트랜지스터소자의게이트길이에대응하는두께를가진도전물질레이어를증착하여게이트전극을만드는단계; 및유전물질평탄화레이어(32, 34)를이용하여각 전극을절연시켜나노스케일게이트를형성하고, 나노와이어에구현된각 기본트랜지스터의소스와게이트사이및 드레인과게이트사이의접촉을절연시키는단계;를포함한다.

2. 发明授权

KR101862345B1 모오스 전계효과 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법 有权
公开(公告)号：KR101862345B1
公开(公告)日：2018-07-05
申请号：KR1020120019767
申请日：2012-02-27
申请人： 삼성전자주식회사
发明人： 정용상 , 우라자에브블라디미르 , 정진하 , 이창훈
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66666 , H01L21/823814 , H01L21/82385 , H01L29/4236 , H01L29/42376 , H01L29/66553 , H01L29/66621 , H01L29/7834
摘要： 모오스전계효과트랜지스터를포함하는반도체장치및 그제조방법이제공된다. 이방법은기판을패터닝하여트렌치들을형성하고, 트렌치들을내면을덮는단일층구조의희생막을형성하고, 희생막을등방적으로식각하여트렌치들의바닥에잔존하는희생패턴들을형성하고, 희생패턴들을이온마스크로사용하여트렌치들의측벽들에저농도불순물영역들을형성하고, 희생패턴들을제거한후, 트렌치내에게이트절연막및 게이트전극막을차례로형성하는단계를포함할수 있다.

3. 发明公开

KR20180060918A 반도체 디바이스 및 그 제조 방법 审中-公开
公开(公告)号：KR20180060918A
公开(公告)日：2018-06-07
申请号：KR20170078452
申请日：2017-06-21
IPC分类号： H01L29/78 , H01L21/28
CPC分类号： H01L29/78391 , H01L29/42376 , H01L29/4958 , H01L29/4966 , H01L29/4975 , H01L29/516 , H01L29/517 , H01L29/66545 , H01L29/66795 , H01L29/6684 , H01L29/7851
摘要： 반도체디바이스는기판위에배치된제1 채널영역과, 제1 채널영역위에배치된제1 게이트구조를포함한다. 제1 게이트구조는채널영역위에배치된게이트유전체층과, 게이트유전체층위에배치된하위전도성게이트층과, 하위전도성게이트층위에배치된강유전체재료층과, 강유전체재료층위에배치된상위전도성게이트층을포함한다. 강유전체재료층은게이트유전체층및 하위전도성게이트층과직접접촉하며, U자형단면을갖는다.

4. 发明授权

KR101863413B1 반도체 소자 및 그 제조 방법 有权
公开(公告)号：KR101863413B1
公开(公告)日：2018-05-31
申请号：KR1020150131213
申请日：2015-09-16
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 두른보스게르벤 , 린춘시웅 , 왕치엔순 , 디아즈카를로스에이치.
IPC分类号： H01L29/423 , H01L29/41 , H01L29/06 , H01L29/08 , H01L21/8234
CPC分类号： H01L29/0673 , B82Y10/00 , H01L21/823418 , H01L29/0676 , H01L29/42376 , H01L29/42392 , H01L29/66439 , H01L29/66666 , H01L29/775 , H01L29/78696
摘要： 반도체구조물, 및반도체소자를형성하기위한방법이제공된다. 여러실시예에서, 반도체소자가기판, 기판위의소스/드레인영역, 기판위에있고소스/드레인영역들사이에개재된복수의나노와이어, 복수의나노와이어를둘러싸는게이트유전체층, 및게이트유전체층을둘러싸는게이트층을포함한다.

5. 发明公开

KR20180027484A 금속 게이트 및 이의 제조 방법 审中-公开
标题翻译：金属闸及其制造方法
公开(公告)号：KR20180027484A
公开(公告)日：2018-03-14
申请号：KR20180027088
申请日：2018-03-07
IPC分类号： H01L29/423 , H01L21/203 , H01L21/8238 , H01L29/10 , H01L29/739
CPC分类号： H01L21/2855 , C23C14/025 , C23C14/185 , H01L21/28123 , H01L21/76843 , H01L29/42376 , H01L29/4958 , H01L29/4966 , H01L29/513 , H01L29/78
摘要： 본개시는, 제1 표면을갖는활성영역; 활성영역을둘러싸는, 제2 표면을갖는격리영역으로서, 제1 표면은제2 표면보다더 높은것인, 상기격리영역; 및제1 표면과제2 표면위에배치된복수의금속층을갖는금속게이트를포함하는반도체구조물을제공한다. 복수의금속층중 적어도하나의가장얇은부분과가장두꺼운부분의비율은약 40%보다크다.
摘要翻译：本公开提供了一种半导体结构，包括具有第一表面的有源区; 具有围绕所述有源区的第二表面的隔离区，所述第一表面高于所述第二表面; 以及具有设置在第一表面和第二表面上的多个金属层的金属栅极。多个金属层中的至少一个的最薄部分和最厚部分的比率大于约40％。

6. 发明授权

KR101833184B1 핀 전계 효과 트랜지스터(FINFET) 디바이스 구조물 및 이의 형성 방법 有权
公开(公告)号：KR101833184B1
公开(公告)日：2018-02-27
申请号：KR1020170153768
申请日：2017-11-17
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 첸창인 , 창차이웨이 , 영보펑 , 리아오치아양
IPC分类号： H01L29/66 , H01L29/78 , H01L21/8234 , H01L29/417
CPC分类号： H01L21/31144 , H01L21/28008 , H01L21/31111 , H01L21/32137 , H01L29/42376 , H01L29/66545 , H01L29/66795 , H01L29/785 , H01L29/7856
摘要： 반도체디바이스구조물및 이의형성방법이제공된다. 핀전계효과트랜지스터(FinFET) 디바이스구조물은기판위에형성된핀 구조물, 및핀 구조물위를횡단하는게이트구조물을포함한다. 게이트구조물은핀 구조물위의상위부분, 및핀 구조물아래의하위부분을포함하는게이트전극층을포함한다. 상위부분은제 1 폭을갖는상단표면을갖고, 하위부분은제 2 폭을갖는하단표면을가지며, 제 1 폭은제 2 폭보다크다.

7. 发明公开

KR20180016841A 반도체 장치의 제조 방법 审中-公开
标题翻译：半导体器件的制造方法
公开(公告)号：KR20180016841A
公开(公告)日：2018-02-20
申请号：KR20160100738
申请日：2016-08-08
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： PARK SANG JINE , KO YONG SUN , HWANG IN SEAK
IPC分类号： H01L21/768 , H01L21/027 , H01L29/66
CPC分类号： H01L21/28114 , H01L21/0337 , H01L21/28123 , H01L21/28132 , H01L27/0207 , H01L29/42376 , H01L29/4238 , H01L29/66795 , H01L29/7856
摘要： 미세한피치로더미게이트패턴을형성하는경우, 더미게이트패턴에발생할수 있는기울어짐을방지하는서포트부를형성하기위한반도체장치의제조방법을제공하기위한것이다. 상기반도체장치의제조방법은, 기판상에, 게이트층과, 맨드릴층을순차적으로형성하고, 상기맨드릴층상에제1 포토레지스트를형성하고, 상기제1 포토레지스트를마스크로이용하여, 상기맨드릴층의적어도일부를제거한맨드릴패턴을형성하되, 상기맨드릴패턴은제1 방향으로길게연장되고, 상기맨드릴패턴에포함된제1 맨드릴의일측에위치하는제1 맨드릴스페이서와상기제1 맨드릴의타측에위치하는제2 맨드릴스페이서를포함하는스페이서패턴을형성하고, 상기맨드릴패턴을제거한뒤, 상기제1 및제2 맨드릴스페이서를덮는희생층을형성하고, 상기희생층상에, 상기제1 맨드릴스페이서의일부및 제2 맨드릴스페이서의일부와오버랩되며, 상기제1 방향과교차하는제2 방향으로길게연장되는브릿지패턴을포함하는제2 포토레지스트를형성하고, 상기제1 및제2 맨드릴스페이서와상기제2 포토레지스트를마스크로이용하여, 상기게이트층의적어도일부를제거한게이트패턴을형성하는것을포함한다.
摘要翻译：一种制造半导体器件的方法包括：在衬底上顺序地形成栅极层和心轴层;在心轴层上形成第一光致抗蚀剂;通过使用第一光致抗蚀剂作为掩模至少部分地去除心轴层来形成心轴图案; 间隔物图案，其包括位于所述心轴图案中所包括的第一心轴的一侧上的第一心轴间隔物和位于所述第一心轴的另一侧上的第二心轴间隔物，形成牺牲层，所述牺牲层在所述第一心轴间隔物和所述第二心轴间隔物之后去除所述心轴图案，形成第二光致抗蚀剂，所述第二光致抗蚀剂包括在所述牺牲层上重叠所述第一和第二心轴间隔件的部分的桥接图案; 以及通过使用所述第一心轴间隔物和所述第二心轴间隔物和所述第二光致抗蚀剂作为掩模至少部分地去除所述栅极层来形成栅极图案。

8. 发明授权

KR101816850B1 고전자 이동도 트랜지스터용 표면 처리 및 패시베이션 有权
公开(公告)号：KR101816850B1
公开(公告)日：2018-01-11
申请号：KR1020160003249
申请日：2016-01-11
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 치우한친 , 차이쳉유안
IPC分类号： H01L29/778 , H01L21/02 , H01L21/205 , H01L29/417 , H01L29/49
CPC分类号： H01L29/66431 , H01L23/291 , H01L29/2003 , H01L29/41766 , H01L29/42376 , H01L29/513 , H01L29/518 , H01L29/66462 , H01L29/778 , H01L29/7786
摘要： 본개시내용은 HEMT(High Electron Mobility Transistor) 및이를형성하는방법이개시된다. 방법은, 제1 III-V 화합물층을에피택셜성장시키는단계와, 제1 III-V 화합물층위로제2 III-V 화합물층을에피택셜성장시키는단계를포함하고, 제1 네이티브산화층이제2 III-V 화합물층상에형성된다. 방법은, 제1 네이티브산화층을제1 가스로인시튜(in-situ) 처리하여, 제1 네이티브산화층을제1 결정질산화층으로변환하는단계를더 포함한다. 방법은, 제1 결정질산화층위로제1 결정질계면층을형성하는단계와, 제1 결정질계면층위로유전패시베이션층을형성하는단계를더 포함한다.

9. 发明公开

KR1020170130327A 핀 전계 효과 트랜지스터(FINFET) 디바이스 구조물 및 이의 형성 방법 审中-实审
标题翻译： FinFET器件结构和形成它们的方法
公开(公告)号：KR1020170130327A
公开(公告)日：2017-11-28
申请号：KR1020170153768
申请日：2017-11-17
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 첸창인 , 창차이웨이 , 영보펑 , 리아오치아양
IPC分类号： H01L29/66 , H01L29/78 , H01L21/8234 , H01L29/417
CPC分类号： H01L21/31144 , H01L21/28008 , H01L21/31111 , H01L21/32137 , H01L29/42376 , H01L29/66545 , H01L29/66795 , H01L29/785 , H01L29/7856
摘要： 반도체디바이스구조물및 이의형성방법이제공된다. 핀전계효과트랜지스터(FinFET) 디바이스구조물은기판위에형성된핀 구조물, 및핀 구조물위를횡단하는게이트구조물을포함한다. 게이트구조물은핀 구조물위의상위부분, 및핀 구조물아래의하위부분을포함하는게이트전극층을포함한다. 상위부분은제 1 폭을갖는상단표면을갖고, 하위부분은제 2 폭을갖는하단표면을가지며, 제 1 폭은제 2 폭보다크다.
摘要翻译：提供了一种半导体器件结构及其形成方法。 FinFET器件结构包括形成在衬底上的鳍状结构和横穿鳍状结构的栅极结构。所述栅极结构包括栅极电极层，所述栅极电极层包括所述鳍结构上方的顶部和所述pin结构下方的底部。上部具有具有第一宽度的顶表面并且下部具有具有第二宽度的底表面，其中第一宽度大于第二宽度。

10. 发明公开

KR1020170119648A 필드 플레이트 및 게이트 전극을 갖는 전력 반도체 디바이스 트렌치 审中-实审
标题翻译：具有场板和栅电极的功率半导体器件沟槽
公开(公告)号：KR1020170119648A
公开(公告)日：2017-10-27
申请号：KR1020170050233
申请日：2017-04-19
申请人： 인피니언 테크놀로지스 오스트리아 아게
发明人： 페일토마스 , 허츨러미카엘
IPC分类号： H01L21/762 , H01L21/768 , H01L29/423
CPC分类号： H01L29/407 , H01L29/401 , H01L29/42356 , H01L29/42376 , H01L29/66666 , H01L29/7813 , H01L29/7827
摘要： 전력반도체디바이스(1)를제조하는방법(2)은, 트렌치(15)를포함하는반도체바디(10)를제공하는단계(20)―트렌치(15)는연장방향 Z를따라반도체바디(10)로연장되고절연체(16)를포함함―와, 트렌치(15) 내에모놀리식전극구역(13)을제공하는단계(24)와, 트렌치(15) 내에서모놀리식전극구역(13)의일부분을제거(28)하여모놀리식전극구역(13)을서로분리되어배열되고전기적으로절연되는적어도제 1 전극구조체(131) 및제 2 전극구조체(132)로분할하는단계를포함한다.
摘要翻译：一种用于制造功率半导体器件（1）的方法（2）包括以下步骤：提供包括沟槽（15） - 沟槽（15）的半导体本体（10） - 在沟槽（15）中提供单体电极部分（13）; - 在沟槽（15）中形成沟槽（15）以除去28，包括该电极区13设置，其电绝缘所述至少一个第一电极结构131 mitje第二电极结构132分割从彼此分离的整料的步骤。

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