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1. 发明申请

WO2017111844A1 MEMORY DEVICES INCLUDING INTEGRATED TUNNEL DIODE IN CONTACT AND TECHNIQUES FOR FORMING SAME 审中-公开
标题翻译：包括集成的隧道二极管在内的存储器件以及形成相同的技术
公开(公告)号：WO2017111844A1
公开(公告)日：2017-06-29
申请号：PCT/US2015/000403
申请日：2015-12-24
申请人： INTEL CORPORATION
发明人： PILLARISETTY, Ravi , MAJHI, Prashant , MUKHERJEE, Niloy , KARPOV, Elijah, V. , SHAH, Uday
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11582 , H01L28/00
摘要： Techniques are disclosed for integrating a tunnel diode in a 1T-1 R resistive random-access memory (RRAM) cell. The tunnel diode can be connected in series with the RRAM cell, so as to provide current control. The diode's p-n junction can be formed, for example, using the source/drain material and an additional diode material layer there over, which may be, for example, an epitaxial p-type or n-type material doped opposite the underlying source/drain material. A source contact and the source portion may be electronically contacted through the diode portion. The P+/N+ tunnel diode provided by the source portion and diode portion may provide a negative differential resistance (NDR) that serves to clamp current and protect against overshoot during the RRAM device's FORMING and SET operations, reducing RRAM filament damage. In some cases, the tunnel diode may be configured to provide high conductance in an opposite polarity during the RRAM device's RESET operation.
摘要翻译：公开了用于在1T-1R电阻式随机存取存储器（RRAM）单元中集成隧道二极管的技术。隧道二极管可以与RRAM单元串联连接，以提供电流控制。二极管的pn结可以例如使用源极/漏极材料和其上的附加二极管材料层形成，其可以是例如与下面的源极/漏极相对地被掺杂的外延p型或n型材料材料。源极触点和源极部分可以通过二极管部分电子接触。由源极部分和二极管部分提供的P + / N +隧道二极管可提供负差分电阻（NDR），用于钳位电流并防止RRAM器件的FORMING和SET操作期间的过冲，从而减少RRAM灯丝损坏。在一些情况下，隧道二极管可以被配置为在RRAM器件的RESET操作期间以相反的极性提供高电导。

2. 发明申请

WO2017070995A1 三维半导体器件及其制造方法审中-公开
公开(公告)号：WO2017070995A1
公开(公告)日：2017-05-04
申请号：PCT/CN2015/095254
申请日：2015-11-23
申请人：中国科学院微电子研究所
发明人：霍宗亮 , 叶甜春
IPC分类号： H01L27/105 , H01L27/115 , H01L21/8239 , H01L21/8247 , H01L29/10
CPC分类号： H01L21/8239 , H01L27/105 , H01L27/115 , H01L29/10
摘要：一种三维半导体器件，包括：外围电路，分布在衬底（1）上；多个存储单元，在外围电路之上，每一个包括：共源区（3），在存储单元与外围电路之间；沟道层（5B），沿垂直于衬底（1）表面的方向分布；至少一个衬底接触层，从沟道层（5B）中部平行于衬底（1）表面水平延伸，每个包括至少一个衬底接触区；多个绝缘层，位于沟道层（5B）的侧壁上；多个控制栅极，夹设在相邻的绝缘层之间；栅极介质层（5A），位于沟道层（5B）与控制栅极之间；漏区（5D），在沟道层（5B）顶部；衬底接触引出线，电连接衬底接触区；以及位线布线，电连接每个存储单元的漏区（5D）与外围电路。在存储串的中段形成衬底接触，提高存储器擦写的性能和可靠性，提高存储阵列的存储密度，减少整个存储芯片的面积，降低成本。

3. 发明申请

WO2016130134A1 MULTILAYERED MEMRISTORS 审中-公开
标题翻译：多层结构
公开(公告)号：WO2016130134A1
公开(公告)日：2016-08-18
申请号：PCT/US2015/015729
申请日：2015-02-13
申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP
发明人： JACKSON, Warren , YANG, Jianhua , KIM, Kyung Min , LI, Zhiyong
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L45/147 , G11C13/0007 , G11C13/0069 , G11C2013/0083 , G11C2213/73 , G11C2213/77 , H01L27/2463 , H01L45/08 , H01L45/085 , H01L45/1233 , H01L45/146 , H01L45/16
摘要： A multilayered memristor includes a semiconducting n-type layer, a semiconducting p-type layer, and a semiconducting intrinsic layer. The semiconducting n-type layer includes one or both of anion vacancies and metal cations. The semiconducting p-type layer includes one or both of metal cation vacancies and anions. The semiconducting intrinsic layer is coupled between the n-type layer and the p-type layer to form an electrical series connection through the n-type layer, the intrinsic layer, and the p-type layer.
摘要翻译：多层忆阻器包括半导体n型层，半导体p型层和半导体本征层。半导体n型层包括阴离子空位和金属阳离子中的一个或两个。半导体p型层包括金属阳离子空位和阴离子中的一种或两种。半导体本征层耦合在n型层和p型层之间，以形成通过n型层，本征层和p型层的电串联连接。

4. 发明申请

WO2016122442A1 RESISTIVE RANDOM ACCESS MEMORY (RERAM) DEVICE 审中-公开
标题翻译：电阻随机存取存储器（RERAM）器件
公开(公告)号：WO2016122442A1
公开(公告)日：2016-08-04
申请号：PCT/US2015/012898
申请日：2015-01-26
申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP
发明人： SHENG, Xia , KIM, Kyung Min , GIBSON, Gary
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/2463 , H01L27/2409 , H01L45/08 , H01L45/085 , H01L45/1233 , H01L45/1253 , H01L45/1266
摘要： One example includes a resistive random access memory (ReRAM) device. The device includes a set of electrodes to receive a voltage. The device also includes a memristor element to at least one of store and readout a memory state in response to a current that flows through the ReRAM device in response to the voltage. The device further includes a selector element having a dynamic current-density area with respect to the voltage.
摘要翻译：一个例子包括电阻随机存取存储器（ReRAM）器件。该装置包括一组用于接收电压的电极。该装置还包括忆阻器元件，用于响应于流过ReRAM器件的电流响应于电压而存储和读出存储器状态中的至少一个。该装置还包括相对于电压具有动态电流密度区域的选择器元件。

5. 发明申请

WO2016115826A1 非破坏性读出铁电存储器及其制备方法和操作方法审中-公开
公开(公告)号：WO2016115826A1
公开(公告)日：2016-07-28
申请号：PCT/CN2015/082439
申请日：2015-06-26
申请人：复旦大学
发明人：江安全 , 江钧 , 耿文平 , 白子龙
IPC分类号： H01L27/115 , H01L21/8247 , G11C11/22
CPC分类号： G11C11/2273 , G11C11/221 , G11C11/2275 , H01L27/115 , H01L27/11507
摘要：提供一种非破坏性读出铁电存储器及其制备方法和操作方法。该铁电存储器（10）包括铁电薄膜层（105）和至少部分设置在铁电薄膜层（105）上的第一电极层（107），第一电极层（107）中设置有间隙（109），间隙（109）对应位于铁电薄膜层（105）上并将第一电极层（107）分为至少两个部分，铁电薄膜层（105）中的电畴的极化方向基本不平行铁电薄膜层（105）的法线方向；其中，铁电薄膜层（105）被配置为在第一电极层（107）的两个部分之间偏置读信号时、对应间隙（109）的部分铁电薄膜层（105）的电畴局部被反转而建立有使第一电极层（107）的两个部分导电的畴壁导电通道。该铁电存储器可以实现电流方式的非破坏性读出，适合于高密度应用，并且制备简单、成本低。

6. 发明申请

WO2016104292A1 半導体装置の製造方法、記録媒体及び基板処理装置审中-公开
标题翻译：半导体器件制造方法，记录介质和基板处理装置
公开(公告)号：WO2016104292A1
公开(公告)日：2016-06-30
申请号：PCT/JP2015/085247
申请日：2015-12-16
申请人：株式会社日立国際電気
发明人：中山　雅則
IPC分类号： H01L21/318 , H01L21/31 , H01L21/316 , H01L21/336 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792 , H05H1/46
CPC分类号： H01L21/02252 , H01J37/3211 , H01J37/32183 , H01J37/3244 , H01J37/32724 , H01J2237/2001 , H01J2237/202 , H01L21/02238 , H01L21/02247 , H01L21/28273 , H01L21/32105 , H01L27/11524 , H01L27/11551 , H01L27/11556 , H01L27/1157 , H01L27/11582 , H05H1/46
摘要：［課題］アスペクト比の高い構造の表面においても良好なステップカバレッジを有する膜の形成を実現する。［解決手段］基板載置台に基板を載置する工程と、基板処理室内に窒素含有ガスを供給する工程と、コイルに高周波電力を印加して、プラズマ生成空間において窒素含有ガスのプラズマ励起を開始する工程と、プラズマ励起によって発生した、窒素元素を含む活性種により基板の表面を窒化する工程と、を有し、基板表面を窒化する工程では、基板処理室内の圧力を１Ｐａ以上１００Ｐａ以下の範囲とする技術を提供する。
摘要翻译：为了形成具有良好阶梯覆盖率的膜，即使在具有高纵横比的结构的表面上也是如此。 [解决方案]提供了一种技术，其包括以下步骤：将基板放置在基板放置台上的步骤; 将含氮气体供给至基板处理室的工序; 将高频电力施加到线圈，从而在等离子体产生空间中启动含氮气体的等离子体激发的步骤; 以及使用由等离子体激发产生并包括氮元素的活性物质来氮化底物表面的步骤。在对基板表面进行氮化的工序中，基板处理室内的压力在1Pa〜100Pa的范围内。

7. 发明申请

WO2016099525A1 NEGATIVE DIFFERENTIAL RESISTANCE (NDR) DEVICE BASED ON FAST DIFFUSIVE METAL ATOMS 审中-公开
标题翻译：基于快速扩散金属原子的负面差分电阻（NDR）器件
公开(公告)号：WO2016099525A1
公开(公告)日：2016-06-23
申请号：PCT/US2014/071345
申请日：2014-12-19
申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP
发明人： YANG, Jianhua , WILLIAMS, Stanley , ZHANG, Max , LI, Zhiyong
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/26 , H01L27/2409 , H01L27/2463 , H01L45/085 , H01L45/1233 , H01L45/146 , H01L47/005
摘要： A negative differential resistance (NDR) device for non-volatile memory cells in crossbar arrays is provided. Each non-volatile memory cell is situated at a crosspoint of the array. Each non-volatile memory cell comprises a switching layer in series with an NDR material containing fast diffusive atoms that are electrochemically inactive. The switching layer is positioned between two elec-trodes.
摘要翻译：提供了用于横向阵列中的非易失性存储单元的负差分电阻（NDR）装置。每个非易失性存储单元位于阵列的交叉点。每个非易失性存储单元包括与含有电化学惰性的快扩散原子的NDR材料串联的开关层。开关层位于两个电极之间。

8. 发明申请

WO2016098706A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2016098706A1
公开(公告)日：2016-06-23
申请号：PCT/JP2015/084816
申请日：2015-12-11
申请人：株式会社フローディア
发明人：葛西　秀男 , 谷口　泰弘 , 品川　裕 , 櫻井　良多郎 , 川嶋　泰彦 , 奥山　幸祐
IPC分类号： G11C16/02 , G11C16/04 , G11C16/06 , H01L21/336 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C16/102 , G11C5/025 , G11C8/14 , G11C16/04 , G11C16/0466 , G11C16/10 , G11C16/24 , G11C16/26 , G11C16/3427 , G11C16/3431 , G11C2216/02 , H01L21/8249 , H01L27/115 , H01L27/11526 , H01L27/11573
摘要：　第１制御線（DL0）からの電圧をメモリゲート電圧として切替トランジスタ（26a）を介して副制御線（W11）に印加しつつ、他の切替トランジスタ（26b）によって対応する副制御線（W12）への電圧印加を遮断できることから、第１制御線（DL0）に沿って一方向に複数のメモリセル（M11,M12,M21,M22）を配置させつつも、当該切替トランジスタ（26b）によってメモリゲート電圧が印加されるメモリセル（M21,M22）を減らすことができ、その分、ディスターブの発生を抑制し得、また、第１制御線（DL0）からメモリゲート電圧が印加される副制御線（W11）をそのままメモリトランジスタ（F11,F12）のゲートとして流用し、１つの配線層に副制御線（W11）とゲートとを形成したことで、副制御線（W11）とゲートとを別の配線層に形成する場合に比して小型化を図り得る、不揮発性半導体記憶装置を提案する。
摘要翻译：本发明的目的是提供一种非易失性半导体存储装置，其通过开关晶体管（26a）将来自第一控制线（DLO）的电压施加到子控制线（W11）作为存储栅极电压，同时通过另一个开关晶体管（26b）阻断对相应的子控制线（W12）的施加。由此，多个存储单元（M11，M12，M21，M22）沿着第一控制线（DLO）沿相同的方向排列，而开关晶体管（26b）可用于减少存储单元数（M21， M22），以便相应地最小化干扰错误。将从第一控制线（DLO）施加存储器栅极电压的子控制线（W11）用作存储晶体管（F11，F12）的栅极。通过在单个布线层中形成子控制线（W11）和栅极，并且与分别布线层中形成子控制线（W11）和栅极的器件相比，器件的尺寸减小。

9. 发明申请

WO2016063159A1 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF, MODULE, AND ELECTRONIC DEVICE 审中-公开
标题翻译：半导体器件及其制造方法，模块和电子器件
公开(公告)号：WO2016063159A1
公开(公告)日：2016-04-28
申请号：PCT/IB2015/057684
申请日：2015-10-08
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人： YAMAZAKI, Shunpei , SHIMOMURA, Akihisa , YAMANE, Yasumasa , YAMADE, Naoto , TANAKA, Tetsuhiro
IPC分类号： H01L29/786 , G02F1/1368 , H01L21/336 , H01L21/8234 , H01L21/8238 , H01L21/8242 , H01L21/8247 , H01L27/06 , H01L27/08 , H01L27/088 , H01L27/092 , H01L27/108 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/7869 , H01L27/1225 , H01L29/41733 , H01L29/45 , H01L29/4908 , H01L29/66969 , H01L29/78606 , H01L29/78618 , H01L29/78648 , H01L29/78696
摘要： A transistor with stable electrical characteristics or a transistor with normally-off electrical characteristics. The transistor is a semiconductor device including a conductor, a semiconductor, a first insulator, and a second insulator. The semiconductor is over the first insulator. The conductor is over the semiconductor. The second insulator is between the conductor and the semiconductor. The first insulator includes fluorine and hydrogen. The fluorine concentration of the first insulator is higher than the hydrogen concentration of the first insulator.
摘要翻译：具有稳定电特性的晶体管或具有常关电特性的晶体管。晶体管是包括导体，半导体，第一绝缘体和第二绝缘体的半导体器件。半导体在第一绝缘体之上。导体在半导体上。第二绝缘体在导体和半导体之间。第一绝缘体包括氟和氢。第一绝缘体的氟浓度高于第一绝缘体的氢浓度。

10. 发明申请

WO2016060012A1 半導体集積回路装置の製造方法、および半導体集積回路装置审中-公开
标题翻译：用于生产半导体集成电路器件的方法和半导体集成电路器件
公开(公告)号：WO2016060012A1
公开(公告)日：2016-04-21
申请号：PCT/JP2015/078334
申请日：2015-10-06
申请人：株式会社フローディア
发明人：谷口　泰弘 , 川嶋　泰彦 , 葛西　秀男 , 櫻井　良多郎 , 品川　裕 , 奥山　幸祐
IPC分类号： H01L21/8247 , H01L21/336 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11575 , H01L27/1157 , H01L29/66833 , H01L29/7881
摘要：　周辺回路領域（ER2）のロジックゲート電極（G5,G6）を形成するフォトマスク工程の際に、同時にメモリ回路領域（ER1）の周回導電層（Ga,Gb）も分断して、電気的に分離した第1選択ゲート電極（G2a,G2b）および第2選択ゲート電極（G3a,G3b）を形成できることから、独立して制御可能な第1選択ゲート電極（G2a,G2b）および第2選択ゲート電極（G3a,G3b）を形成する場合でも、従来のメモリ回路領域だけを加工する専用フォトマスク工程に加えて、さらにメモリ回路領域（ER1）だけを加工する専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる、半導体集積回路装置の製造方法、および半導体集積回路装置を提案する。
摘要翻译：提供了一种用于制造半导体集成电路器件的方法，在用于在外围电路区域（ER2）中形成逻辑栅电极（G5，G6）的光掩模步骤期间，能够将围绕导电层（Ga，Gb）存储电路区域（ER1），以形成电分离的第一选择栅电极（G2a，G2b）和第二选择栅电极（G3a，G3b）。因此，即使在形成第一选择栅电极（G2a）的情况下，仅需要存储电路区域（ER1）的仅用于处理存储电路区域（ER1）的额外的专用光掩模步骤也不需要进一步添加到用于仅处理存储电路区域的常规专用光掩模步骤，G2b）和能够独立控制的第二选择栅电极（G3a，G3b），从而可以降低生产成本。还提供了一种半导体集成电路器件。

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