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1. 发明申请

WO2008066999A3 DEVICES, METHODS, AND SYSTEMS WITH MOS-GATED TRENCH-TO-TRENCH LATERAL CURRENT FLOW 审中-公开
标题翻译：装置，方法和具有MOS栅极到栅极横向电流的系统
公开(公告)号：WO2008066999A3
公开(公告)日：2008-09-12
申请号：PCT/US2007078075
申请日：2007-09-10
申请人： BLANCHARD RICHARD A
发明人： BLANCHARD RICHARD A
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7825 , H01L29/0696 , H01L29/41766 , H01L29/66704 , H01L29/66787
摘要： A DMOS transistor is fabricated with its source/body/deep body regions formed on the walls of a first set of trenches, and its drain regions formed on the walls of a different set of trenches. A gate region that is formed in a yet another set of trenches can be biased to allow carriers to flow from the source to the drain. Lateral current low from source/body regions on trench walls increases the active channel perimeter to a value well above the amount that would be present if the device was fabricated on just the surface of the wafer. Masking is avoided while open trenches are present. A transistor with a very low ort-resistance per unit area is obtained.
摘要翻译： DMOS晶体管的制作是在第一组沟槽的壁上形成其源/本体/深体区域，并将其漏极区域形成在不同组的沟槽的壁上。形成在又一组沟槽中的栅极区域可以被偏置以允许载流子从源极流到漏极。在沟槽壁上源/体区低的横向电流将活性沟道周长增加到远高于如果器件仅在晶片表面上制造时将出现的量的值。在开放的战壕存在时，避免掩蔽。获得每单位面积具有非常低的ort电阻的晶体管。

2. 发明申请

WO2007122567A1 NON-VOLATILE MEMORY DEVICE 审中-公开
标题翻译：非易失性存储器件
公开(公告)号：WO2007122567A1
公开(公告)日：2007-11-01
申请号：PCT/IB2007/051417
申请日：2007-04-19
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V. , AKIL, Nader , AGARWAL, Prabhat , VAN SCHAIJK, Robertus, T., F.
发明人： AKIL, Nader , AGARWAL, Prabhat , VAN SCHAIJK, Robertus, T., F.
IPC分类号： H01L21/28 , H01L21/336 , H01L29/792 , H01L29/423
CPC分类号： H01L29/4234 , H01L21/28282 , H01L29/66787 , H01L29/66833 , H01L29/792
摘要： A finFET-based non- volatile memory device on a semiconductor substrate includes source and drain regions, a fin body, a charge trapping stack and a gate. The fin body extends between the source and the drain region as a connection. The charge trapping stack covers a portion of the fin body and the gate covers the charge trapping stack at the location of the fin body. The fin body has a corner- free shape for at least 3/4th of the circumference of the fin body which lacks distinct crystal faces and transition zones in between the crystal faces.
摘要翻译：半导体衬底上的基于finFET的非易失性存储器件包括源区和漏区，翅片体，电荷俘获堆和栅极。翅片体作为连接件在源极和漏极区域之间延伸。电荷捕获堆叠覆盖鳍体的一部分，并且栅极在翅片体的位置处覆盖电荷捕获堆叠。翅片体具有无角形的形状，其至少在翅片体的圆周的3/4处，其在晶面之间缺少明显的晶面和过渡区。

3. 发明申请

WO2004040666A1 VERTIKAL INTEGRIERTES BAUELEMENT, BAUELEMENT-ANORDNUNG UND VERFAHREN ZUM HERSTELLEN EINES VERTIKAL INTEGRIERTEN BAUELEMENTS 审中-公开
标题翻译：垂直集成组件，部件布置和方法产生垂直集成组件
公开(公告)号：WO2004040666A1
公开(公告)日：2004-05-13
申请号：PCT/DE2003/003587
申请日：2003-10-29
申请人： INFINEON TECHNOLOGIES AG , GRAHAM, Andrew , HOFMANN, Franz , HÖNLEIN, Wolfgang , KRETZ, Johannes , KREUPL, Franz , LANDGRAF, Erhard , LUYKEN, Richard, Johannes , RÖSNER, Wolfgang , SCHULZ, Thomas , SPECHT, Michael
发明人： GRAHAM, Andrew , HOFMANN, Franz , HÖNLEIN, Wolfgang , KRETZ, Johannes , KREUPL, Franz , LANDGRAF, Erhard , LUYKEN, Richard, Johannes , RÖSNER, Wolfgang , SCHULZ, Thomas , SPECHT, Michael
IPC分类号： H01L51/20
CPC分类号： H01L29/78642 , B82Y10/00 , H01L27/283 , H01L29/0673 , H01L29/0676 , H01L29/66439 , H01L29/66742 , H01L29/66787 , H01L29/775 , H01L51/0048 , H01L51/0052 , H01L51/0512
摘要： Die Erfindung betrifft ein vertikal integriertes Bauelement, eine Bauelement-Anordnung und ein Verfahren zum Herstellen eines vertikal integrierten Bauelements. Das vertikal integrierte Bauelement hat eine erste elektrisch leitfähige Schicht (101), eine teilweise aus dielektrischem Material ausgebildete Mittel-Schicht (102) auf der ersten elektrisch leitfähigen Schicht, eine zweite elektrisch leitfähige Schicht (103), auf der Mittel-Schicht und eine in ein in die Mittel-Schicht eingebrachtes Durchgangsloch integrierte Nanostruktur (104) mit einem ersten, mit der ersten elektrisch leitfähigen Schicht gekoppelten Endabschnitt und mit einem zweiten, mit der zweiten elektrisch leitfähigen Schicht gekoppelten Endabschnitt. Die Mittel-Schicht weist zwischen zwei benachbarten dielektrischen Teilschichten (102a, 102b) eine dritte elektrisch leitfähige Schicht (105) auf, deren Dicke geringer ist als die Dicke von zumindest einer der dielektrischen Teilschichten.
摘要翻译：本发明涉及一种垂直整合的部件，一个部件布置和用于制造垂直集成部件的方法。具有在第一导电层（101），由电介质材料中间层（102）的第一导电层上形成的部分的开口，所述中心层上的第二导电层（103）和一个垂直集成部件通孔集成纳米结构（104）具有耦合到所述第一导电层与第二端部以及与所述第二导电层的端部的第一输入引入到中间层。中间层具有两个相邻的电介质子层（102A，102B）的第三导电层（105），其厚度比电介质子层中的至少一个的厚度小之间。

4. 发明申请

WO0030181A3 FIELD EFFECT-CONTROLLED TRANSISTOR AND METHOD FOR PRODUCING THE SAME 审中-公开
标题翻译：场效应晶体管为基础的方法及其
公开(公告)号：WO0030181A3
公开(公告)日：2001-03-29
申请号：PCT/DE9903674
申请日：1999-11-18
申请人： INFINEON TECHNOLOGIES AG , WIDMANN HELGA HF , WIEDER ARMIN
发明人： WIDMANN DIETRICH DI , WIEDER ARMIN
IPC分类号： H01L21/335 , H01L21/336 , H01L29/423 , H01L29/78
CPC分类号： H01L29/78 , B82Y10/00 , H01L29/66439 , H01L29/66568 , H01L29/66787
摘要： An active area with a source area, a channel area and a drain area is provided in a semiconductor substrate (2), each of these areas lying adjacent to a main surface (1) of the semiconductor substrate (2). At least one trench is provided in the main surface of the semiconductor substrate (2). This trench is adjacent to the channel area and is situated in the gate electrode part (8). The gate electrode preferably has two opposite parts (8) which are each adjacent to the channel area. The transistor is produced using standard process steps.
摘要翻译：在半导体衬底（2）是提供了一种具有源极区域，沟道区域和漏极区域，毗邻所述一个Hauptfäche的有源区中的每个（1）在半导体衬底（2）。在设置（2）的至少一个沟槽中的所述半导体衬底，邻接沟道区的主表面和在所述栅电极（8）的所述部分被布置。优选地，在两个相对的部分（8）相邻的在每种情况下所述沟道区的栅电极。的晶体管的制造是使用标准工艺步骤。

5. 发明申请

WO1986003341A1 TRENCH TRANSISTOR 审中-公开
标题翻译： TRENCH晶体管
公开(公告)号：WO1986003341A1
公开(公告)日：1986-06-05
申请号：PCT/US1985002244
申请日：1985-11-13
申请人： AMERICAN TELEPHONE & TELEGRAPH COMPANY
发明人： AMERICAN TELEPHONE & TELEGRAPH COMPANY , LANCASTER, Loren, Thomas
IPC分类号： H01L29/78
CPC分类号： H01L29/0847 , H01L29/66621 , H01L29/66787 , H01L29/78
摘要： A new MOS transistor structure in which the source (13), gate (15), and drain (14) are formed within a trench in the semiconductor substrate. The gate width is determined by the depth of the trench and can be increased substantially without increasing the surface area occupied by the transistor. The result is a transistor with exceptionally high gain for a given surface area. Forming the transistor within and over a series of trenches further enhances this effect.
摘要翻译：一种新的MOS晶体管结构，其中源极（13），栅极（15）和漏极（14）形成在半导体衬底中的沟槽内。栅极宽度由沟槽的深度确定，并且可以基本上增加，而不增加晶体管占据的表面积。结果是对于给定的表面积，具有非常高的增益的晶体管。在一系列沟槽内和之上形成晶体管进一步增强了这种效果。

6. 发明申请

WO2013155332A1 THIN FILM TRANSISTOR 审中-公开
标题翻译：薄膜晶体管
公开(公告)号：WO2013155332A1
公开(公告)日：2013-10-17
申请号：PCT/US2013/036217
申请日：2013-04-11
申请人： SANDISK TECHNOLOGIES, INC. , RABKIN, Peter , HIGASHITANI, Masaaki
发明人： RABKIN, Peter , HIGASHITANI, Masaaki
IPC分类号： H01L29/423 , H01L29/66 , H01L29/786
CPC分类号： H01L29/66757 , G11C16/0483 , G11C16/06 , G11C16/08 , H01L21/02532 , H01L21/02595 , H01L21/04 , H01L21/26513 , H01L27/11556 , H01L27/11573 , H01L27/11582 , H01L27/1222 , H01L27/1259 , H01L29/42384 , H01L29/66477 , H01L29/66742 , H01L29/6675 , H01L29/66787 , H01L29/785 , H01L29/78642 , H01L29/78696 , H01L29/7926
摘要： Disclosed herein are thin film transistors (TFTs) and techniques for fabricating TFTs. A major plane of the gate electrode of the TFT may be vertically oriented with respect to a horizontal layer of polysilicon in which the TFT resides. An interface between the gate electrode and gate dielectric may be vertically oriented with respect to a horizontal layer of polysilicon in which the TFT resides. The TFT may have a channel width that is defined by a thickness of the horizontal layer of polysilicon. The TFT may be formed by etching a hole in a layer of polysilicon. Then, a gate electrode and gate dielectric may be formed in the hole by depositing layers of dielectric and conductor material on the sidewall. The body may be formed in the horizontal layer of polysilicon outside the hole.
摘要翻译：本文公开了薄膜晶体管（TFT）和用于制造TFT的技术。 TFT的栅电极的主平面可以相对于TFT所在的水平多晶硅层垂直取向。栅极电极和栅极电介质之间的界面可以相对于TFT所在的水平多晶硅层垂直取向。 TFT可以具有由多晶硅的水平层的厚度限定的沟道宽度。 TFT可以通过蚀刻多晶硅层中的孔而形成。然后，可以通过在侧壁上沉积电介质和导体材料层而在孔中形成栅极电极和栅极电介质。主体可以形成在孔外的多晶硅的水平层中。

7. 发明申请

WO2013108480A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：WO2013108480A1
公开(公告)日：2013-07-25
申请号：PCT/JP2012/079980
申请日：2012-11-19
申请人：株式会社日立製作所
发明人：柳　至 , 安藤　正彦 , 峰　利之 , 長部　太郎 , 石井　智之
IPC分类号： G01N27/00 , H01L21/336 , H01L29/417 , H01L29/786
CPC分类号： H01L29/78675 , B82Y10/00 , G01N33/48721 , H01L29/0673 , H01L29/4908 , H01L29/66757 , H01L29/66787 , H01L29/7613 , H01L29/78648
摘要：　ＤＮＡなどの生体物質を含む各種物質の検出用の半導体装置の検出精度の向上を図る。この半導体装置は、酸化シリコン膜１１０の第１面上に配置されたチャネル領域ＣＨと、チャネル領域ＣＨの両側に配置されたソース、ドレイン領域と、上記第１面上に、チャネル領域ＣＨと離間して配置され、チャネル領域ＣＨの側面ｘｚ１と対向するように配置されたゲート電極Ｇと、チャネル領域ＣＨとゲート電極Ｇとの間に位置する絶縁膜Ｚと、チャネル領域ＣＨの側面ｘｚ１に沿って、上記第１面と交差するように配置されたポアＰとを有する。このポアＰにＤＮＡ２００などの被検査物を導入し、チャネル領域ＣＨの側面ｘｚ１に形成される反転層１０に対する被検査物による電界の変化をソース、ドレイン領域間に流れる電流の変化として検出する。
摘要翻译：提高用于检测各种生物材料（例如DNA）的材料的半导体装置的检测精度。该半导体器件具有：设置在氧化硅膜（110）的第一表面上的沟道区（CH）; 源极和漏极区域，其设置在沟道区域（CH）的两侧; 栅极电极（G），其通过与沟道区域（CH）间隔开设置在第一表面上，并且被设置为面对沟道区域（CH）的侧表面（xz1）; 位于沟道区（CH）和栅电极（G）之间的绝缘膜（Z）; 以及沿着沟道区域（CH）的侧表面（xz1）设置使得孔与第一表面相交的孔（P）。将待检测的材料（例如DNA（200））导入到孔（P）中，并且相对于在沟道区（CH）的侧表面（xz1）上形成的反型层（10），导电检测到由于待检查对象的场变化被检测为在源极区域和漏极区域之间流动的电流的变化。

8. 发明申请

WO2012067920A1 DOUBLE -GATED DRAM TRANSISTORS AND METHODS OF FABRICATING AND OPERATING THE SAME 审中-公开
标题翻译：双重DRAM晶体管及其制造和操作的方法
公开(公告)号：WO2012067920A1
公开(公告)日：2012-05-24
申请号：PCT/US2011/060037
申请日：2011-11-09
申请人： MICRON TECHNOLOGY, INC. , JUENGLING, Werner , KIRSCH, Howard C.
发明人： JUENGLING, Werner , KIRSCH, Howard C.
IPC分类号： H01L27/108 , H01L21/336 , H01L29/10 , H01L29/78 , H01L29/423 , G11C11/401
CPC分类号： H01L21/823481 , H01L21/76224 , H01L21/823431 , H01L21/823437 , H01L27/0886 , H01L27/10823 , H01L27/10826 , H01L27/10876 , H01L27/10879 , H01L27/10891 , H01L29/0847 , H01L29/1037 , H01L29/4236 , H01L29/66484 , H01L29/66787 , H01L29/7855
摘要： A semiconductor device is provised that included a fin (12) having a first gate (104) and a second gate (120) formed on a first sidewall of the fin in a first trench, wherein the first gate is formed above the second gate. The device includes a third gate (108) and a fourth gate (114) formed on a second sidewall of the fin in a second trench, wherein the third gate is formed above the fourth gate. Methods of manufacturing and operating the device are also included. A method of operation may include biasing the first gate (104) and the fourth gate (114) to create a current path (124) acros the fin.
摘要翻译：一种半导体器件被证明包括在第一沟槽中形成有鳍状物的第一侧壁上的第一栅极（104）和第二栅极（120）的鳍片（12），其中第一栅极形成在第二栅极之上。该器件包括在第二沟槽中形成在鳍片的第二侧壁上的第三栅极（108）和第四栅极（114），其中第三栅极形成在第四栅极之上。还包括制造和操作设备的方法。一种操作方法可以包括偏置第一栅极（104）和第四栅极（114）以产生尖端的电流路径（124）。

9. 发明申请

WO2011068737A2 PLANAR MOSFET WITH TEXTURED CHANNEL AND GATE 审中-公开
标题翻译：具有纹理通道和栅极的平面MOSFET
公开(公告)号：WO2011068737A2
公开(公告)日：2011-06-09
申请号：PCT/US2010/058069
申请日：2010-11-24
申请人： RAMBUS INC. , KELLAM, Mark, D.
发明人： KELLAM, Mark, D.
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66575 , H01L29/1037 , H01L29/1054 , H01L29/165 , H01L29/66787 , H01L29/78
摘要： A semiconductor device is disclosed that includes a semiconductor substrate having a channel region and respective source and drain regions formed on opposite sides of the channel region. The channel region includes at least one pore. A gate is formed on the semiconductor substrate between the source and drain regions and includes at least one pin received by respective ones of the at least one pore. A dielectric layer is disposed between the gate and the semiconductor substrate.
摘要翻译：公开了一种半导体器件，其包括具有沟道区和形成在沟道区的相对侧上的相应源极和漏极区的半导体衬底。沟道区域包括至少一个孔。栅极形成在源极和漏极区域之间的半导体衬底上，并且包括由至少一个孔隙中的相应孔隙接收的至少一个管脚。电介质层设置在栅极和半导体衬底之间。

10. 发明申请

WO2009110048A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体制造及其制造方法
公开(公告)号：WO2009110048A1
公开(公告)日：2009-09-11
申请号：PCT/JP2008/052564
申请日：2008-02-15
申请人：日本ユニサンティスエレクトロニクス株式会社 , 舛岡富士雄 , 新井紳太郎 , 中村広記 , 工藤智彦
发明人：舛岡富士雄 , 新井紳太郎 , 中村広記 , 工藤智彦
IPC分类号： H01L29/786 , H01L21/28 , H01L21/336
CPC分类号： H01L29/78642 , H01L29/66787
摘要：　ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供することを課題とする。　柱状の第１導電型半導体層を形成する工程と、柱状の第１導電型半導体層の下部に第２導電型半導体層を形成する工程と、柱状の第１導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜を形成する工程と、ゲートの側壁に絶縁膜を形成する工程と柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、柱状の第１導電型半導体層の上部と下部に形成した第２導電型半導体層とゲートに金属と半導体の化合物を形成する工程と、を含むことを特徴とする半導体装置の製造方法により、上記課題を解決する。
摘要翻译：用于降低源极，漏极和栅极的电阻的结构以及其中设置期望长度的栅极，源极和漏极的形状以及柱状半导体层的直径的SGT的制造方法。半导体器件的制造方法包括形成第一列状导电型半导体层的步骤，在第一列状导电型半导体层的下部形成第二导电型半导体层的工序，在第一列状导电型半导体层周围形成栅极绝缘膜和栅电极，在栅极的上部以及第一列状导电型半导体层的侧壁上形成绝缘膜，在栅极的侧壁上形成绝缘层的步骤，在第一列状导电型半导体层的上部形成第二导电型半导体层的步骤，以及形成金属化合物的工序栅极中的半导体和形成在第一列状导电型半导体层的上部和下部的第二导电类型半导体层。

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