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1. 发明申请

WO2017075622A1 AREA-EFFICIENT PARALLEL TEST DATA PATH FOR EMBEDDED MEMORIES 审中-公开
标题翻译：嵌入式记忆的面积效率并行测试数据路径
公开(公告)号：WO2017075622A1
公开(公告)日：2017-05-04
申请号：PCT/US2016/059796
申请日：2016-10-31
申请人： TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED
发明人： MEHROTRA, Rajat , NARESH, Nikita , NARAYANAN, Prakash , SARKAR, Vaskar
IPC分类号： G11C29/12 , G06F11/27
CPC分类号： G06F11/27 , G11C29/12 , G11C29/40 , G11C2029/0401 , G11C2029/2602
摘要： In described examples, a BIST controller (40) generates test data patterns to be applied to embedded memories (45) through a BIST data path. Each embedded memory (45) is coupled to a dedicated local comparator (46) that compares data read from the memory (45) during test with an expected data response forwarded from the BIST controller (40). The local comparators (46) associated with a group (48) of the memories to be tested in parallel receive the expected data response in parallel from a local response delay generator (44) that is shared among the group (48).
摘要翻译：在所描述的示例中，BIST控制器（40）通过BIST数据路径生成要应用于嵌入式存储器（45）的测试数据模式。每个嵌入式存储器（45）耦合到专用本地比较器（46），该比较器将测试期间从存储器（45）读取的数据与从BIST控制器（40）转发的预期数据响应进行比较。与要并行测试的存储器的组（48）相关联的本地比较器（46）从在组（48）之间共享的本地响应延迟发生器（44）并行地接收预期的数据响应。

2. 发明申请

WO2009039316A2 FAULT DIAGNOSIS IN A MEMORY BIST ENVIRONMENT 审中-公开
标题翻译：记忆环境中的故障诊断
公开(公告)号：WO2009039316A2
公开(公告)日：2009-03-26
申请号：PCT/US2008/076911
申请日：2008-09-18
申请人： MENTOR GRAPHICS CORPORATION , MUKHERJEE, Nilanjan , POGIEL, Artur , RAJSKI, Janusz , TYSZER, Jerzy
发明人： MUKHERJEE, Nilanjan , POGIEL, Artur , RAJSKI, Janusz , TYSZER, Jerzy
IPC分类号： G06F11/25
CPC分类号： G11C29/56 , G11C29/40 , G11C29/44 , G11C29/56008 , G11C2029/1208
摘要： Disclosed are methods and devices for temporally compacting test response signatures of failed memory tests in a memory built-in self-test environment, to provide the ability to carry on memory built-in self-test operations even with the detection of multiple time related memory test failures. In some implementations of the invention, the compacted test response signatures are provided to an automated test equipment device along with memory location information. According to various implementations of the invention, an integrated circuit with embedded memory and a memory BIST controller also includes a linear feedback structure for use as a signature register that can temporally compact test response signatures from the embedded memory array during a test step of a memory test. In various implementations the integrated circuit may also include a failing words counter, a failing column indicator, and/or a failing row indicator to collect memory location information for a failing test response.
摘要翻译：公开的是用于在存储器内置自检环境中暂时压缩失败存储器测试的测试响应签名的方法和设备，以提供即使在检测多个时间相关存储器的情况下进行存储器内置自检操作的能力测试失败。在本发明的一些实施方案中，将压实的测试响应签名与存储器位置信息一起提供给自动测试设备设备。根据本发明的各种实现方式，具有嵌入式存储器和存储器BIST控制器的集成电路还包括用作签名寄存器的线性反馈结构，其可以在存储器的测试步骤期间临时压缩来自嵌入式存储器阵列的测试响应签名测试。在各种实现中，集成电路还可以包括故障字计数器，故障列指示符和/或故障行指示符以收集故障测试响应的存储器位置信息。

3. 发明申请

WO2008013340A1 LOW POWER DETERMINISTIC BIST USING SPLIT LFSR 审中-公开
标题翻译：低功耗确定性分析使用SPLIT LFSR
公开(公告)号：WO2008013340A1
公开(公告)日：2008-01-31
申请号：PCT/KR2006/004847
申请日：2006-11-17
申请人： INDUSTRY-ACADEMIC COOPERATION FOUNDATION, YONSEI UNIVERSITY , KANG, Sungho , YANG, Myung-Hoon , KIM, Youbean
发明人： KANG, Sungho , YANG, Myung-Hoon , KIM, Youbean
IPC分类号： G11C29/00
CPC分类号： G11C29/40 , G01R31/31721 , G01R31/318547 , G11C29/36 , G11C2029/3202 , G11C2029/3602
摘要： A technique of dividing a linear feedback shift register (LFSR) into LFSRs in orde r to reduce power consumption by reducing the number of transitions in a deterministic built-in self test (BIST) for testing a semiconductor device is provided. The determinis tic BIST technique of testing the semiconductor device by applying test patterns to a sc an chain of the semiconductor device includes: dividing a test cube generated by autom atic test pattern generation (ATPG) into a zero-set cube and a one-set cube; generatin g test patterns by combining test patterns generated by the zero-set cube and the one-s et cube; and comparing two generated test pattern values, and if the two test pattern va lues are the same, providing the generated test pattern value to an input of the scan ch ain, and otherwise, I.e. if the two test pattern values are different, providing the previous scan chain input value to an input of the scan chain.
摘要翻译：提供了一种将线性反馈移位寄存器（LFSR）分成LFSR的方法，通过减少用于测试半导体器件的确定性内置自检（BIST）中的转换次数来降低功耗。通过将测试图案应用于半导体器件的链条来测试半导体器件的确定性BIST技术包括：将由自动测试图形生成（ATPG）生成的测试立方体分成零立方体和一组立方体; 通过组合由零立方体和一维立方体生成的测试图案来生成测试图案; 并且比较两个生成的测试模式值，并且如果两个测试模式值相同，则将所生成的测试模式值提供给扫描结果的输入，否则I.e。如果两个测试模式值不同，则将先前的扫描链输入值提供给扫描链的输入。

4. 发明申请

WO2005112040A1 COMPRESSION OF DATA TRACES FOR AN INTEGRATED CIRCUIT WITH MULTIPLE MEMORIES 审中-公开
标题翻译：用于具有多个存储器的集成电路的数据跟踪的压缩
公开(公告)号：WO2005112040A1
公开(公告)日：2005-11-24
申请号：PCT/US2005/016563
申请日：2005-05-11
申请人： QUALCOMM INCORPORATED , JOHN, Johnny K.
发明人： JOHN, Johnny K.
IPC分类号： G11C29/00
CPC分类号： G06F11/348 , G01R31/3177 , G01R31/318505 , G06F11/3471 , G06F11/3476 , G11C29/40 , G11C29/56008 , G11C2029/0401
摘要： Techniques for performing data tracing in an integrated circuit with multiple embedded memories are described. A trace module within the integrated circuit forms packets of trace data for memory accesses of the multiple memories. The trace module includes multiple data capture units (one for each memory) and a trace stream generator. Each data capture unit includes a register, a comparator, an address compressor, a data compressor, and a packetizer. The register stores an address for a prior memory access of the associated memory. The comparator compares an address for a current memory access against the address stored in the register. The address and data compressors perform address and data compression, respectively, for the current memory access. The packetizer forms a packet of trace data for the current memory access. The trace stream generator generates a stream containing trace data packets from all data capture units.
摘要翻译：描述了在具有多个嵌入存储器的集成电路中执行数据跟踪的技术。集成电路内的跟踪模块形成用于多个存储器的存储器访问的跟踪数据分组。跟踪模块包括多个数据捕获单元（每个存储器一个）和跟踪流生成器。每个数据捕获单元包括寄存器，比较器，地址压缩器，数据压缩器和打包器。寄存器存储相关存储器的先前存储器访问的地址。比较器将当前存储器访问的地址与存储在寄存器中的地址进行比较。地址和数据压缩器分别对当前存储器访问执行地址和数据压缩。分组器形成用于当前存储器访问的跟踪数据的分组。跟踪流生成器生成包含来自所有数据捕获单元的跟踪数据包的流。

5. 发明申请

WO2002095763A1 TESTVERFAHREN ZUM TESTEN EINES DATENSPEICHERS 审中-公开
标题翻译：测试方法测试数据存储器
公开(公告)号：WO2002095763A1
公开(公告)日：2002-11-28
申请号：PCT/EP2002/005358
申请日：2002-05-15
申请人： INFINEON TECHNOLOGIES AG , BENEDIX, Alexander , DÜREGGER, Reinhard , HERMANN, Robert , RUF, Wolfgang
发明人： BENEDIX, Alexander , DÜREGGER, Reinhard , HERMANN, Robert , RUF, Wolfgang
IPC分类号： G11C29/00
CPC分类号： G11C29/40 , G11C29/48
摘要： Testverfahren zum Testen eines Datenspeichers mit integrierter Testdaten-Kompressionsschaltung (16), wobei der Datenspeicher (1) ein Speicherzellenfeld (10) mit einer Vielzahl von adressierbaren Speicherzellen, Schreib-/Leseverstärker (12) zum Einschreiben und Auslesen von Daten in die Speicherzellen über einen internen Datenbus (12) des Datenspeichers (1) und eine Testdaten-Kompressionsschaltung (16) aufweist, die Testdatenfolgen, die jeweils aus dem Speicherzellenfeld (10) seriell ausgelesen werden, mit gespeicherten Referenz-Testdatenfolgen zur Erzeugung von jeweils einem Anzeigedatum komprimiert, welches anzeigt, ob in der ausgelesenen Testdatenfolge mindestens ein Datenfehler aufgetreten ist.
摘要翻译：一种用于测试数据存储具有集成的测试数据压缩电路（16），其中所述数据存储器（1），其具有许多可寻址的存储器单元的存储器单元阵列（10），用于数据的写入和读出的存储器单元通过读/写放大器（12）试验方法数据存储器（1）和测试数据压缩电路（16）的内部数据总线（12），测试的数据序列，它们分别从串联的存储单元阵列（10）中读出，与所存储的基准测试的数据序列被压缩以生成指示相应的显示数据无论是在读取测试数据列已发生至少一个数据错误。

6. 发明申请

WO2012177368A1 BIT SCAN CIRCUIT AND METHOD IN NON-VOLATILE MEMORY 审中-公开
标题翻译：非易失性存储器中的位扫描电路和方法
公开(公告)号：WO2012177368A1
公开(公告)日：2012-12-27
申请号：PCT/US2012/040145
申请日：2012-05-31
申请人： SANDISK TECHNOLOGIES INC. , LIU, Bo , PARK, Jongmin , CHEN, Chen , KUO, Tien-Chien
发明人： LIU, Bo , PARK, Jongmin , CHEN, Chen , KUO, Tien-Chien
IPC分类号： G11C29/40 , G11C29/44
CPC分类号： G11C29/40 , G11C29/44
摘要： A circuit (150) for counting in an N-bit string (10) a number of bits M, having a first binary value includes N latch circuits in a daisy chain (100) where each latch circuit has a tag bit that controls each to be either in a no-pass or pass state. Initially the tag bits are set according to the bits of the N-bit string where the first binary value corresponds to a no-pass state. A clock signal having a pulse train is run through the daisy chain to "interrogate" any no-pass latch circuits. It races right through any pass latch circuit. However, for a no-pass latch circuit, a leading pulse while being blocked also resets after a pulse period the tag bit from "no-pass" to "pass" state to allow subsequent pulses to pass. After all no-pass latch circuits have been reset, M is given by the number of missing pulses from the pulse train.
摘要翻译：用于以N位串（10）计数具有第一二进制值的位M的电路（150）包括菊花链（100）中的N个锁存电路，其中每个锁存电路具有一个标签位，要么是没有通过，要么是通过状态。最初，标签位根据N位串的位进行设置，其中第一个二进制值对应于无通状态。具有脉冲串的时钟信号通过菊花链运行以“询问”任何无通路锁存电路。它可以通过任何通过锁存电路进行比赛。然而，对于无通路锁存电路，被阻塞的前导脉冲也在标签位从“无通”状态到“通过”状态的脉冲周期之后复位，以允许随后的脉冲通过。在所有无通路锁存电路复位之后，M由脉冲序列的丢失脉冲数给出。

7. 发明申请

WO2012012369A2 FAST PARALLEL TEST OF SRAM ARRAYS 审中-公开
标题翻译： SRAM阵列的快速并行测试
公开(公告)号：WO2012012369A2
公开(公告)日：2012-01-26
申请号：PCT/US2011/044440
申请日：2011-07-19
申请人： ARIZONA BOARD OF REGENTS FOR AND ON BEHALF OF ARIZONA STATE UNIVERSITY , CLARK, Lawrence, T. , CAO, Yu
发明人： CLARK, Lawrence, T. , CAO, Yu
IPC分类号： G11C29/00
CPC分类号： G11C29/08 , G11C11/41 , G11C29/28 , G11C29/40 , G11C2029/1202 , G11C2029/1204 , G11C2029/2602
摘要： Systems and methods for performing parallel test operations on Static Random Access Memory (SRAM) cells are disclosed. In general, each parallel test operation is a test operation performed on a block of the SRAM cells in parallel, or simultaneously. In one embodiment, the SRAM cells are arranged into multiple rows and multiple columns where the columns are further arranged into one or more column groups. The block of the SRAM cells for each parallel test operation includes SRAM cells in two or more of the rows, SRAM cells in two or more columns in the same column group, or both SRAM cells in two or more rows and SRAM cells in two or more columns in the same column group.
摘要翻译：公开了用于在静态随机存取存储器（SRAM）单元上执行并行测试操作的系统和方法。通常，每个并行测试操作是对SRAM单元的块并行或同时执行的测试操作。在一个实施例中，SRAM单元被布置成多行和多列，其中列进一步布置成一个或多个列组。用于每个并行测试操作的SRAM单元的块包括两行或多行中的SRAM单元，同一列组中的两列或更多列中的SRAM单元，或两行或多行中的两个SRAM单元或两个或更多行中的SRAM单元更多列在同一列组中。

8. 发明申请

WO2010102235A1 FAULT DIAGNOSIS FOR NON-VOLATILE MEMORIES 审中-公开
标题翻译：故障诊断非易失性存储器
公开(公告)号：WO2010102235A1
公开(公告)日：2010-09-10
申请号：PCT/US2010/026403
申请日：2010-03-05
申请人： MENTOR GRAPHICS CORPORATION , MUKHERJEE, Nilanjan , POGIEL, Artur , RAJSKI, Janusz , TYSZER, Jerzy
发明人： MUKHERJEE, Nilanjan , POGIEL, Artur , RAJSKI, Janusz , TYSZER, Jerzy
IPC分类号： G11C29/20 , G11C29/40 , G11C29/56
CPC分类号： G11C29/40 , G11C16/04 , G11C17/14 , G11C29/20 , G11C29/56 , G11C29/56008 , G11C2029/0401 , G11C2029/1208 , G11C2029/5606
摘要： Fault diagnosis techniques for non-volatile memories are disclosed. The techniques are based on deterministic partitioning of rows and/or columns of cells in a memory array. Through deterministic partitioning, signatures are generated for identification of failing rows, columns and single memory cells. A row/column selector or a combined row and column selector may be built on chip to implement the process of deterministic partitioning. An optional shadow register may be used to transfer obtained signatures to an automated test equipment (ATE).
摘要翻译：公开了用于非易失性存储器的故障诊断技术。这些技术基于对存储器阵列中的单元格行和/或列的确定性划分。通过确定性分区，生成签名以识别失败的行，列和单个存储单元。行/列选择器或组合的行和列选择器可以构建在芯片上以实现确定性分区的过程。可以使用可选的影子寄存器将获得的签名转移到自动测试设备（ATE）。

9. 发明申请

WO2009116117A1 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法审中-公开
标题翻译：半导体器件，系统，半导体存储器的操作方法和制造半导体存储器的方法
公开(公告)号：WO2009116117A1
公开(公告)日：2009-09-24
申请号：PCT/JP2008/000654
申请日：2008-03-19
申请人：富士通マイクロエレクトロニクス株式会社 , 柳下良昌
发明人：柳下良昌
IPC分类号： G11C29/04 , G11C29/56
CPC分类号： G11C29/24 , G11C11/401 , G11C29/40 , G11C29/808 , G11C2029/5602 , Y10T29/49004
摘要：　複数のメモリブロックの各々は、リアルメモリセルおよび冗長メモリセルを有し、通常動作モード中に独立にアクセスされ、また、テストモード中に共通のデータを書き込むために同時にアクセスされる。ブロック制御部は、圧縮テストを実施するために、ブロックアドレス信号に関わりなく複数のメモリブロックを選択する。冗長アクセス部は、テストモード中に、ブロックアドレス端子に供給される強制冗長信号が第１レベルを示すときに、複数のメモリブロックの冗長メモリセルを同時にアクセスする。圧縮テストにおいて強制冗長信号をアドレス信号が供給されないアドレス端子に供給することで、特別の端子を設けることなく複数のメモリブロックの冗長メモリセルを同時にアクセスし、テストできる。この結果、不良の救済前に冗長メモリセルの動作テストを効率よく実施でき、テスト時間を短縮できる。
摘要翻译：多个存储器块都具有真实存储单元和冗余存储单元。存储器块在普通操作模式下独立访问，并且在测试模式下同时访问以便写入公共数据。块控制单元与块地址信号无关地选择多个存储块，以进行压缩测试。当提供给块地址终端的强制冗余信号显示第一级时，冗余访问单元在测试模式下访问多个存储器块中的冗余存储单元。通过在压缩测试中将强制冗余信号提供给地址信号不被提供给地址终端，可以同时访问和测试多个存储器块中的冗余存储单元，而无需提供专用终端。结果，可以在消除故障和测试时间之前有效地进行冗余存储单元的操作测试。

10. 发明申请

WO2005114415A2 PARALLEL ARCHITECTURE FOR LOW POWER LINEAR FEEDBACK SHIFT REGISTERS 审中-公开
标题翻译：低功率线性反馈移位寄存器并联架构
公开(公告)号：WO2005114415A2
公开(公告)日：2005-12-01
申请号：PCT/US2005011234
申请日：2005-04-04
申请人： UNIV NORTH DAKOTA , KATTI RAJENDRA , MAMMUN ABDULLAH
发明人： KATTI RAJENDRA , MAMMUN ABDULLAH
IPC分类号： G06F11/00
CPC分类号： G01R31/318547 , G01R31/318536 , G01R31/318575 , G11C29/40
摘要： The present invention provides an apparatus and method for implementing low-power linear feedback shift registers (LFSR) that efficiently produce single or multiple outputs. In one case of single output generation the gates are permanently connected to the respective flip-flops reducing the number of switches necessary. In the case of multiple outputs the outputs are generated several clock cycles at once, which enables the frequency of operation to be reduced by a factor equal to the number of outputs produced at a time. In either case grouping is utilized for reducing the number of gates necessary and the power dissipation. The invention is applicable to a wide range of applications, including but not limited to data compression, encryption, communication, error correction, built-in self-test, and so forth.
摘要翻译：本发明提供一种用于实现有效地产生单输出或多输出的低功率线性反馈移位寄存器（LFSR）的装置和方法。在单输出产生的一种情况下，门永久连接到相应的触发器，减少了所需的开关数量。在多个输出的情况下，输出一次产生几个时钟周期，这使得可以将操作频率降低一倍等于一次产生的输出数。在任一种情况下，分组用于减少必要的门数和功率消耗。本发明适用于广泛的应用，包括但不限于数据压缩，加密，通信，纠错，内置自检等。

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