专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2017075622A1 AREA-EFFICIENT PARALLEL TEST DATA PATH FOR EMBEDDED MEMORIES 审中-公开
标题翻译：嵌入式记忆的面积效率并行测试数据路径
公开(公告)号：WO2017075622A1
公开(公告)日：2017-05-04
申请号：PCT/US2016/059796
申请日：2016-10-31
申请人： TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED
发明人： MEHROTRA, Rajat , NARESH, Nikita , NARAYANAN, Prakash , SARKAR, Vaskar
IPC分类号： G11C29/12 , G06F11/27
CPC分类号： G06F11/27 , G11C29/12 , G11C29/40 , G11C2029/0401 , G11C2029/2602
摘要： In described examples, a BIST controller (40) generates test data patterns to be applied to embedded memories (45) through a BIST data path. Each embedded memory (45) is coupled to a dedicated local comparator (46) that compares data read from the memory (45) during test with an expected data response forwarded from the BIST controller (40). The local comparators (46) associated with a group (48) of the memories to be tested in parallel receive the expected data response in parallel from a local response delay generator (44) that is shared among the group (48).
摘要翻译：在所描述的示例中，BIST控制器（40）通过BIST数据路径生成要应用于嵌入式存储器（45）的测试数据模式。每个嵌入式存储器（45）耦合到专用本地比较器（46），该比较器将测试期间从存储器（45）读取的数据与从BIST控制器（40）转发的预期数据响应进行比较。与要并行测试的存储器的组（48）相关联的本地比较器（46）从在组（48）之间共享的本地响应延迟发生器（44）并行地接收预期的数据响应。

2. 发明申请

WO2017020414A1 智能设备的测试方法和装置审中-公开
公开(公告)号：WO2017020414A1
公开(公告)日：2017-02-09
申请号：PCT/CN2015/090592
申请日：2015-09-24
申请人：小米科技有限责任公司
发明人：侯恩星 , 张彦路 , 韩广义
IPC分类号： H04W76/02 , H04M1/24
CPC分类号： H04W24/08 , G06F11/27 , H04L43/50 , H04W24/00 , H04W84/12
摘要：本公开提出一种智能设备的测试方法，所述方法包括：判断扫描到的WIFI网络的服务集标识SSID是否包括预设SSID；当扫描到的WIFI网络的SSID包括预设SSID时，进入测试模式。本公开可以实现通过扫描到的WIFI网络的SSID来触发智能设备进入测试模式，使得不具备触发按钮的智能设备也能够正常的进入测试模式。

3. 发明申请

WO2016036952A1 METHOD AND DEVICE FOR DETECTING THE ABSENCE OF VOLTAGE 审中-公开
标题翻译：用于检测电压不足的方法和装置
公开(公告)号：WO2016036952A1
公开(公告)日：2016-03-10
申请号：PCT/US2015/048348
申请日：2015-09-03
申请人： PANDUIT CORP.
发明人： BUGARIS, Rachel M. , HOEPPNER, Craig T. , SENESE, John C.
IPC分类号： G01R19/155 , G01R31/327
CPC分类号： G01R19/155 , G01R31/3275 , G06F1/30 , G06F11/27 , G06F11/321 , G06F11/324
摘要： Method and device for determining the absence of voltage in electrical equipment. An installed device is electrically connected to a power source. The installed device has circuitry capable of detecting voltage, performing self-diagnostics, and testing for connectivity to the power source. In one embodiment, the device can also check to see if the voltage is at a deenergized level, recheck for continuity and repeat the self-diagnostics. In another embodiment, the installed device can be electrically connected to the line and load side of a disconnect and have circuitry configured to check the status of the disconnect. In another embodiment, the device can be configured to communicate with a portable reader in order to transfer information to the portable reader. In yet another embodiment, the device can be configured to interact with a controller that controls access to the panel in which the device is installed.
摘要翻译：用于确定电气设备中电压不存在的方法和装置。安装的装置电连接到电源。安装的设备具有能够检测电压，执行自诊断和测试与电源的连接的电路。在一个实施例中，设备还可以检查电压是否处于断电状态，重新检查连续性并重复自诊断。在另一个实施例中，安装的设备可以电连接到断开器的线路和负载侧，并且具有被配置为检查断开器的状态的电路。在另一个实施例中，该设备可被配置为与便携式读取器进行通信，以将信息传送到便携式读取器。在另一个实施例中，该设备可被配置为与控制器的交互作用，该控制器控制对安装该设备的面板的访问。

4. 发明申请

WO2015103290A3 MULTI-LEVEL DATA PATTERN GENERATION FOR I/O TESTING OF MULTILEVEL INTERFACES 审中-公开
标题翻译：用于多级接口I / O测试的多级数据模式生成
公开(公告)号：WO2015103290A3
公开(公告)日：2015-12-17
申请号：PCT/US2014072798
申请日：2014-12-30
申请人： QUALCOMM INC
发明人： HOLLIS TIMOTHY MOWRY
IPC分类号： G11C29/02 , G06F11/263 , G06F11/27 , G11C29/12 , G11C29/36
CPC分类号： G11C29/36 , G06F11/263 , G06F11/27 , G11C29/022 , G11C29/12005 , G11C29/1201 , G11C2029/1206 , G11C2029/3602
摘要： One feature is a method of reading data from a plurality of pattern registers, generating a first output at a mapping register from the read data, generating a second output, different from the first output, at the mapping register from the read data, and generating a multi-level signal using the first and second outputs. In one embodiment, generating the first output is done by adding a first plurality of bits to a second plurality of bits, and generating the second output is done by adding the first plurality of bits to an inverse of the second plurality of bits.
摘要翻译：一个特征是从多个模式寄存器读取数据的方法，从读取的数据在映射寄存器处产生第一输出，在映射寄存器处产生与第一输出不同的第二输出与读取的数据，并产生使用第一和第二输出的多电平信号。在一个实施例中，通过将第一多个比特添加到第二多个比特来生成第一输出，并且通过将第一多个比特相加到第二多个比特的倒数来生成第二输出。

5. 发明申请

WO2013060361A1 AUTOMATIC TEST EQUIPMENT 审中-公开
标题翻译：自动测试设备
公开(公告)号：WO2013060361A1
公开(公告)日：2013-05-02
申请号：PCT/EP2011/068677
申请日：2011-10-25
申请人： ADVANTEST (SINGAPORE) PTE. LTD. , RUETER, Jochen , REHM, Simone , MOHR, Joerg-Walter , HENSEL, Frank
发明人： RUETER, Jochen , REHM, Simone , MOHR, Joerg-Walter , HENSEL, Frank
IPC分类号： G01R31/319 , G01R31/28
CPC分类号： G06F11/27 , G01R31/31919 , G01R31/31935
摘要： Embodiments of the present invention provide an automatic test equipment. The automatic test equipment is configured to receive an input signal from a device under test and to write an information describing the input signal to a memory. The automatic test equipment is further configured to read the information describing the input signal from the memory and to provide an output signal for the device under test based on the information describing the input signal read from the memory.
摘要翻译：本发明的实施例提供一种自动测试设备。自动测试设备被配置为从被测设备接收输入信号，并将描述输入信号的信息写入存储器。自动测试设备还被配置为基于描述从存储器读取的输入信号的信息读取描述来自存储器的输入信号的信息，并为被测设备提供输出信号。

6. 发明申请

WO2013016814A1 TESTING AND MITIGATION FRAMEWORK FOR NETWORKED DEVICES 审中-公开
标题翻译：网络设备的测试和缓解框架
公开(公告)号：WO2013016814A1
公开(公告)日：2013-02-07
申请号：PCT/CA2012/000740
申请日：2012-08-03
申请人： KUBE, Nathan John Walter , HOFFMAN, Daniel Malcolm , SURREY, Frank Marcus
发明人： KUBE, Nathan John Walter , HOFFMAN, Daniel Malcolm , SURREY, Frank Marcus
IPC分类号： G06F11/07 , G01R31/3161 , G05B23/02
CPC分类号： G06F11/3409 , G01R31/3181 , G05B23/0256 , G06F11/2252 , G06F11/263 , G06F11/27 , G06F11/2733 , G06F11/277 , G06F11/30 , G06F11/3006 , G06F11/3447 , G06F11/36 , G06F11/3684 , G06F17/40
摘要： The present disclosure generally relates to the automated testing of a system that includes software or hardware components. In some embodiments, a testing framework generates a set of test cases for a system under test using a grammar. Each test case may perform an action, such as provide an input to the system under test, and result in an output from the system under test. The inputs and outputs are then compared to the expected results to determine whether the system under test is performing correctly. The data can then be interpreted in the grammar system or used as input to a fault isolation engine to determine anomalies in the system under test. Based on identified faults, one or more mitigation techniques may be implemented in an automated fashion.
摘要翻译：本公开通常涉及包括软件或硬件组件的系统的自动化测试。在一些实施例中，测试框架使用语法为被测系统生成一组测试用例。每个测试用例可以执行一个操作，例如向被测系统提供输入，并产生被测系统的输出。然后将输入和输出与预期结果进行比较，以确定被测系统是否正确执行。然后可以在语法系统中解释数据，或将其用作故障隔离引擎的输入，以确定被测系统中的异常。基于所识别的故障，可以以自动方式实现一个或多个缓解技术。

7. 发明申请

WO2012154240A1 MEMORY INTERFACE WITH SELECTABLE EVALUATION MODES 审中-公开
标题翻译：具有可选择评估模式的记忆界面
公开(公告)号：WO2012154240A1
公开(公告)日：2012-11-15
申请号：PCT/US2012/025163
申请日：2012-02-15
申请人： CAVIUM, INC. , XANTHOPOULOS, Thucydides , LIN, David
发明人： XANTHOPOULOS, Thucydides , LIN, David
IPC分类号： G11C29/02 , G01R31/28 , G01R31/317 , G06F11/267 , G06F11/27 , G06F11/22 , G11C29/48
CPC分类号： G11C29/02 , G06F11/27 , G11C29/022 , G11C29/48
摘要： A memory interface enables AC characterization under test conditions without requiring the use of automated test equipment (ATE) and functional patterns. The memory controller may be configured to generate output patterns through the test interface and create a loopback path for input specification testing using an external stressed-eye random number generator and checker. As a result, the memory interface may be evaluated for electrical and timing specifications under a relatively simple test setup and test procedure through the test interface (JTAG), as opposed to a complex processor program that sets up a similar memory access pattern on Automated Test Equipment (ATE).
摘要翻译：存储器接口可以在测试条件下进行交流表征，而无需使用自动化测试设备（ATE）和功能模式。存储器控制器可以被配置为通过测试接口生成输出模式，并且使用外部紧张眼随机数发生器和检验器创建用于输入规范测试的回送路径。因此，可以通过测试接口（JTAG）在相对简单的测试设置和测试过程下评估存储器接口的电气和时序规范，而不是在自动测试中建立类似的存储器访问模式的复杂处理器程序设备（ATE）。

8. 发明申请

WO2012009477A1 METHODS AND APPARATUS FOR PROVIDING A BUILT-IN SELF TEST 审中-公开
标题翻译：提供自建自检的方法和设备
公开(公告)号：WO2012009477A1
公开(公告)日：2012-01-19
申请号：PCT/US2011/043915
申请日：2011-07-13
申请人： QUALCOMM INCORPORATED , BANERJEE, Gaurab , BEHERA, Manas , BARNETT, Kenneth Charles
发明人： BANERJEE, Gaurab , BEHERA, Manas , BARNETT, Kenneth Charles
IPC分类号： G06F11/27 , G01R31/3187
CPC分类号： G01R31/3187 , G06F11/27
摘要： A built-in self test (BiST) system is described. The BiST system includes a circuit-under-test. The BiST system also includes one or more embedded sensors. Each of the embedded sensors includes one or more switches connected to one or more nodes within the circuit-under-test. The BiST system further includes a signal generator. The BiST system also includes a bus interface. The bus interface provides for external access of the BiST system.
摘要翻译：描述了内置的自检（BiST）系统。 BiST系统包括一个电路不足测试。 BiST系统还包括一个或多个嵌入式传感器。每个嵌入式传感器包括连接到被测电路中的一个或多个节点的一个或多个开关。 BiST系统还包括信号发生器。 BiST系统还包括总线接口。总线接口提供BiST系统的外部访问。

9. 发明申请

WO2010037814A4 A COMPUTERISED STORAGE SYSTEM COMPRISING REPLACEABLE UNITS FOR MANAGING TESTING OF REPLACEMENT UNITS 审中-公开
标题翻译：包含用于管理替换单元测试的可更换单元的计算机存储系统
公开(公告)号：WO2010037814A4
公开(公告)日：2010-06-03
申请号：PCT/EP2009062757
申请日：2009-10-01
申请人： IBM , CASHMAN PAUL NICHOLAS , SETTLE JONATHAN IAN , MCCARTHY TIMOTHY FINBARR , MOORE RODERICK GUY , SHORT JONATHAN WILLIAM LEWIS
发明人： CASHMAN PAUL NICHOLAS , SETTLE JONATHAN IAN , MCCARTHY TIMOTHY FINBARR , MOORE RODERICK GUY , SHORT JONATHAN WILLIAM LEWIS
IPC分类号： G06F11/27
CPC分类号： G06F11/0727 , G06F11/27
摘要： A method, apparatus and software is disclosed, for use in a computerised storage system comprising one or more replaceable units, for managing testing of one or more replacement units, where the storage system is automatically placed in a testing mode in response to a given unit being replaced and if testing fails the storage system automatically fails back to a service mode.
摘要翻译：公开了一种用于包括一个或多个可更换单元的计算机化存储系统中的方法，装置和软件，用于管理一个或多个替换单元的测试，其中存储系统响应于给定单元自动地置于测试模式被替换，如果测试失败，存储系统将自动恢复到服务模式。

10. 发明申请

WO2008157246A1 INTEGRATED CIRCUIT WITH SELF-TEST FEATURE FOR VALIDATING FUNCTIONALITY OF EXTERNAL INTERFACES 审中-公开
标题翻译：具有自检功能的集成电路，用于验证外部接口的功能
公开(公告)号：WO2008157246A1
公开(公告)日：2008-12-24
申请号：PCT/US2008/066744
申请日：2008-06-12
申请人： QUALCOMM Incorporated , MADDALI, Srinivas
发明人： MADDALI, Srinivas
IPC分类号： G01R31/3187
CPC分类号： G01R31/3187 , G06F11/27
摘要： This disclosure describes an integrated circuit with self-test features for validating functionality of external interfaces. Example external interfaces include memory interfaces and bus interfaces, such as a peripheral component interconnect (PCI) bus, an advanced high-performance bus (AHB), an advanced extensible interface (AXI) bus, and other external interfaces that operate a high frequency, e.g., 200 MHz or greater. Test logic may be embedded on the integrated circuit and configured to validate functionality of external interfaces while receiving power and non-test signals from external test equipment. Thus, external test equipment may not supply high frequency test signals to the integrated circuit. The external test equipment may, however, independently validate functionality of a pin interface of the integrated circuit. As a result, the integrated circuit may reduce cost and time required to verify functionality and timing of the external interfaces.
摘要翻译：本公开描述了具有用于验证外部接口的功能的自检特征的集成电路。示例外部接口包括存储器接口和总线接口，例如外围组件互连（PCI）总线，高级高性能总线（AHB），高级可扩展接口（AXI）总线和其他操作高频率的外部接口，例如，200MHz或更大。测试逻辑可以嵌入在集成电路中，并被配置为在从外部测试设备接收电力和非测试信号的同时验证外部接口的功能。因此，外部测试设备可能不会向集成电路提供高频测试信号。然而，外部测试设备可以独立地验证集成电路的引脚接口的功能。结果，集成电路可以降低验证外部接口的功能和定时所需的成本和时间。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式