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1. 发明申请

WO2016112149A1 LONGEST ELEMENT LENGTH DETERMINATION IN MEMORY 审中-公开
标题翻译：内存中最长元素长度确定
公开(公告)号：WO2016112149A1
公开(公告)日：2016-07-14
申请号：PCT/US2016/012412
申请日：2016-01-07
申请人： MICRON TECHNOLOGY, INC.
发明人： TIWARI, Sanjay , WHEELER, Kyle, B.
IPC分类号： G11C7/06 , G11C7/10
CPC分类号： G11C7/1012 , G11C7/065 , G11C7/1006 , G11C11/4091 , G11C11/4096 , G11C19/28 , G11C2207/002 , G11C2207/005 , G11C2207/007
摘要： Examples of the present disclosure provide apparatuses and methods for determining a length of a longest element in a memory. An example method comprises determining, using a controller to control sensing circuitry, a length of a longest element of a plurality of variable length elements of a vector stored in a memory array.
摘要翻译：本公开的示例提供了用于确定存储器中最长元素的长度的装置和方法。示例性方法包括：使用控制器来控制感测电路，存储在存储器阵列中的矢量的多个可变长度元素中的最长元素的长度。

2. 发明申请

WO2003081367A2 REGISTERZELLE UND VERFAHREN ZUM SCHREIBEN AUF DIE REGISTERZELLE 审中-公开
标题翻译：寄存器单元和方法写在寄存器单元
公开(公告)号：WO2003081367A2
公开(公告)日：2003-10-02
申请号：PCT/EP2003/002755
申请日：2003-03-17
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , ROEMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , ROEMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F
CPC分类号： G11C7/22 , G11C2207/007 , G11C2207/2227
摘要： Eine Registerzelle umfasst einen ersten Eingang (10) für eine in die Registerzelle zu schreibende Dateneinheit. Die Registerzelle umfasst ferner einen zweiten Eingang (12) für eine in die Registerzelle zu schreibende negierte Dateneinheit. Mit dem ersten Eingang (10) ist einerstes Paar (14) von gegensinnig gekoppelten Invertern (14a, 14b) alserste Speicherschaltung koppelbar. Mit dem zweiten Eingang (12) istein zweites Paar von gegensinnig gekoppelten Invertern (16a, 16b) als zweite Speicherschaltung koppelbar. Die Verwendung zweier gegensinniggekoppelter Paare von Invertern ermöglicht es, sowohl den ersten Eingang (10) als auch den zweiten Eingang (12) des Registers entwederauf einen hohen Spannungszustand (Precharge) oder auf einen niedrigen Spannungszustand (Discharge) zu initialisieren (30), derart, daß derLeistungsverbrauch der Registerzelle von einem Arbeitstakt zu nächsten homogenisiert ist.
摘要翻译：甲寄存器单元包括用于第一输入（10），要被写入到所述寄存器单元中的数据单元。寄存器单元进一步包括用于第二输入（12），要被写入到所述寄存器单元否定数据单元。到第一输入端（10）是相对地einerstes耦合的反相器对（14）（14A，14B）alserste存储器电路耦合。带相反耦合的反相器的第二输入端（12）Istein第二对（16A，16B），其耦合到所述第二存储器电路。使用两个相对连接对反相器的同时允许所述第一输入端（10）作为第二输入和（12）的寄存器或者在高电压状态（预充电）的或低电压状态（放电）来初始化（30），以这样的方式寄存器单元的所述功率消耗通过一个工作循环到下均质化。

3. 发明申请

WO2013035836A1 半導体装置とその制御方法审中-公开
标题翻译：半导体器件及其控制方法
公开(公告)号：WO2013035836A1
公开(公告)日：2013-03-14
申请号：PCT/JP2012/072874
申请日：2012-09-07
申请人：日本電気株式会社 , 根橋竜介 , 崎村昇 , 辻幸秀 , 多田あゆ香
发明人：根橋　竜介 , 崎村　昇 , 辻　幸秀 , 多田　あゆ香
IPC分类号： G11C11/412 , G06F9/30 , G11C11/15 , G11C14/00
CPC分类号： G11C11/419 , G06F9/30098 , G06F9/30101 , G06F9/4418 , G11C11/161 , G11C11/1659 , G11C11/1675 , G11C11/1693 , G11C14/0081 , G11C2207/007 , H03K17/24
摘要：　データを揮発的に保持する保持回路と不揮発素子とを含むフリップフロップ（１０４）を少なくとも１つ備え、各々にアドレスが与えられた不揮発レジスタ（１０３）と、不揮発レジスタ（１０３）を制御する不揮発レジスタ制御回路（１０２）を備え、不揮発レジスタ制御回路は、命令デコーダ（１０１）で解釈した命令が、不揮発レジスタの保持回路から不揮発素子へのデータの書き込みを指定する書き込み命令の場合、該命令で指定されたアドレスの不揮発レジスタの保持回路に保持されるデータの不揮発素子への書き込みを行い、命令デコーダで解釈した命令が、不揮発レジスタの不揮発素子から保持回路へのロードを指定するロード命令の場合、該命令で指定されたアドレスの前記不揮発レジスタの不揮発素子に保持されるデータを、保持回路に保持させる制御を行う。
摘要翻译：一种半导体器件包括：非易失性寄存器（103），其中每一个具有分配给其的地址，所述非易失性寄存器（103）还包括至少一个触发器（104），其包括挥发性地保留数据的保持电路和非易失性元件; 以及控制非易失性寄存器（103）的非易失性寄存器控制电路（102）。当用指令解码器（101）解码的指令是指定从保持电路向非易失性寄存器的非易失性元件写入数据的写入指令时，非易失性寄存器控制电路执行数据的写入，被指定为非易失性寄存器保持电路中被保留到非易失性元件的指令，并且当用指令解码器解码的指令是指定从非易失性寄存器的非易失性元件到保持电路的负载的加载指令时非易失性寄存器控制电路执行非易失性寄存器保持电路的控制，以将保留在非易失性元件中的数据保留在由指令指定的地址处。

4. 发明申请

WO03081367A3 REGISTER CELL AND METHOD FOR WRITING INTO SAID REGISTER CELL 审中-公开
标题翻译：寄存器单元和方法写在寄存器单元
公开(公告)号：WO03081367A3
公开(公告)日：2004-04-01
申请号：PCT/EP0302755
申请日：2003-03-17
申请人： INFINEON TECHNOLOGIES AG , ELBE ASTRID , FISCHER WIELAND , JANSSEN NORBERT , ROEMER TANJA , SEDLAK HOLGER , SEIFERT JEAN-PIERRE
发明人： ELBE ASTRID , FISCHER WIELAND , JANSSEN NORBERT , ROEMER TANJA , SEDLAK HOLGER , SEIFERT JEAN-PIERRE
IPC分类号： G11C7/22 , G11C11/41 , G11C7/24
CPC分类号： G11C7/22 , G11C2207/007 , G11C2207/2227
摘要： The invention relates to a register cell which comprises a first input (10) for a data unit to be written into said register cell. The register cell further comprises a second input (12) for a negated data unit to be written into the register cell. A first pair (14) of cross-coupled inverters (14a, 14b) can be coupled with the first input (10) as the first memory circuit. A second pair of cross-coupled inverters (16a, 16b) can be coupled with the second input (12) as the second memory circuit. The use of two cross-coupled pairs of inverters allows to initialize (30) the first input (10) and the second input (12) of the register either at a high voltage status (precharge) or at a low voltage status (discharge) in such a manner as to render the power consumption of the register cell from one cycle to the next more uniform.
摘要翻译：甲寄存器单元包括用于第一输入（10），要被写入到所述寄存器单元中的数据单元。寄存器单元进一步包括用于第二输入（12），要被写入到所述寄存器单元否定数据单元。到第一输入端（10）是相对地einerstes耦合的反相器对（14）（14A，14B）alserste存储器电路耦合。带相反耦合的反相器的第二输入端（12）Istein第二对（16A，16B），其耦合到所述第二存储器电路。使用两个相对连接对反相器的同时允许所述第一输入端（10）作为第二输入和（12）的寄存器或者在高电压状态（预充电）的或低电压状态（放电）来初始化（30），以这样的方式寄存器单元的所述功率消耗通过一个工作循环到下均质化。

5. 发明申请

WO2016048455A1 REGISTER FILE CIRCUIT AND METHOD FOR IMPROVING THE MINIMUM OPERATING SUPPLY VOLTAGE 审中-公开
标题翻译：寄存器文件电路和改进最小工作电源电压的方法
公开(公告)号：WO2016048455A1
公开(公告)日：2016-03-31
申请号：PCT/US2015/043602
申请日：2015-08-04
申请人： QUALCOMM INCORPORATED
发明人： ATALLAH, Francois Ibrahim , JEONG, Jihoon , BOWMAN, Keith Alan , KULKARNI, Amey Sudhir , MARTZLOFF, Jason Philip , PUCKETT, Joshua Lance
IPC分类号： G11C11/419
CPC分类号： G11C7/12 , G11C5/06 , G11C5/147 , G11C7/22 , G11C11/419 , G11C2207/007
摘要： A register file circuit according to some examples of the disclosure may include a memory cell, a header transistor circuit, and a driver circuit. The header transistor circuit may include one or more PFET headers in series with the PFETs of the memory cell with the gate of the PFET header for the row being written being controlled with a pulse write signal from the driver circuit. In some examples of the disclosure, the header transistor circuit may include an NFET pull-down inserted between a virtual-vdd and ground to discharge the virtual-vdd node reducing the contention during a write operation and a clamping NFET in parallel with the PFET header to clamp the virtual-vdd node to slightly below the threshold voltage of the pull-up PFET in the memory cell to ensure the pull-up PFET is barely off and prevent the virtual-vdd node from discharging all the way to ground.
摘要翻译：根据本公开的一些示例的寄存器文件电路可以包括存储器单元，标头晶体管电路和驱动器电路。标头晶体管电路可以包括与存储单元的PFET串联的一个或多个PFET头，用于被写入的行的PFET头的栅极被来自驱动器电路的脉冲写入信号控制。在本公开的一些示例中，标题晶体管电路可以包括插入在虚拟vdd和地之间的NFET下拉以放电虚拟vdd节点，从而在写入操作期间减少争用并且与PFET头并联的钳位NFET 将虚拟vdd节点钳位到略低于存储单元中的上拉PFET的阈值电压，以确保上拉PFET几乎不会关闭，并防止虚拟vdd节点一直向地面放电。

6. 发明申请

WO2010111394A2 SELF-TIMING FOR A MULTI-PORTED MEMORY SYSTEM 审中-公开
标题翻译：多时间存储器系统的自适应
公开(公告)号：WO2010111394A2
公开(公告)日：2010-09-30
申请号：PCT/US2010/028508
申请日：2010-03-24
申请人： QUALCOMM INCORPORATED , RAO, Hari , JUNG, Chang Ho , CHEN, Nan , YOON, Sei Seung
发明人： RAO, Hari , JUNG, Chang Ho , CHEN, Nan , YOON, Sei Seung
IPC分类号： G06F13/16 , G06F12/00 , G06F1/04
CPC分类号： G11C7/1075 , G11C7/22 , G11C7/227 , G11C2207/007
摘要： Multi-ported memory systems (e.g., register files) employ self-timing for operational synchronization. Thus, rather than using a reference clock duty cycle for operational synchronization, as in conventional multi-ported register files, embodiments of the present disclosure employ self-timing for such operational synchronization. According to certain embodiments, self-timing is employed to synchronize all the internal events within the memory so that all the events are spaced in time for appropriate synchronization. For instance, the completion of one event leads to triggering another event, the completion of which leads to triggering another event, and so on. Thus, in one embodiment, the self-timing is achieved by referencing the operational events with the memory (or register file) to each other, rather than to a reference clock duty cycle.
摘要翻译：多端口存储器系统（例如，寄存器文件）采用用于操作同步的自定时。因此，如在传统的多端口寄存器文件中那样，不像使用用于操作同步的参考时钟占空比，本公开的实施例采用用于这种操作同步的自定时。根据某些实施例，采用自定时来同步存储器内的所有内部事件，使得所有事件在时间上被间隔开以进行适当的同步。例如，一个事件的完成导致触发另一个事件，其完成导致触发另一个事件，等等。因此，在一个实施例中，通过将存储器（或寄存器文件）的操作事件引用到彼此而不是参考时钟占空比来实现自定时。

7. 发明申请

WO2014013298A1 REGISTER FILE MODULE AND METHOD THEREFOR 审中-公开
标题翻译：寄存器文件模块及其方法
公开(公告)号：WO2014013298A1
公开(公告)日：2014-01-23
申请号：PCT/IB2012/053721
申请日：2012-07-20
申请人： FREESCALE SEMICONDUCTOR, INC. , PRIEL, Michael , FLESHEL, Leonid , KUZMIN, Dan
发明人： PRIEL, Michael , FLESHEL, Leonid , KUZMIN, Dan
IPC分类号： G11C7/10 , G11C7/22 , G06F1/00
CPC分类号： G11C7/1072 , G11C7/065 , G11C7/1039 , G11C7/22 , G11C19/00 , G11C19/28 , G11C29/32 , G11C2207/007
摘要： A register file module comprising at least one register array comprising a plurality of latch devices is described. The plurality of latch devices is arranged to individually provide memory bit- cells when the register file module is configured to operate in a first, functional operating mode, and at least one clock control component is arranged to receive a clock signal and to propagate the clock signal to the latch devices within the at least one register array. The register file module is configurable to operate in a second, scan mode in which the latch devices within the at least one register array are arranged into at least one scan chain. The at least one clock control component is arranged to propagate the clock signal to the latch devices within the at least one register array such that alternate latch devices within the at least one scan chain receive an inverted form of the clock signal.
摘要翻译：描述了包括至少一个包括多个锁存装置的寄存器阵列的寄存器文件模块。多个锁存装置被布置成当寄存器文件模块被配置为在第一功能操作模式下操作时，单独地提供存储位单元，并且至少一个时钟控制部件被布置成接收时钟信号并传播时钟信号到至少一个寄存器阵列内的锁存器件。寄存器文件模块可配置为以第二扫描模式操作，其中至少一个寄存器阵列内的锁存器件被布置成至少一个扫描链。所述至少一个时钟控制部件布置成将所述时钟信号传播到所述至少一个寄存器阵列内的锁存器件，使得所述至少一个扫描链内的另外的锁存器件接收所述时钟信号的反相形式。

8. 发明申请

WO2010111394A3 SELF-TIMING FOR A MULTI-PORTED MEMORY SYSTEM 审中-公开
标题翻译：多时间存储器系统的自适应
公开(公告)号：WO2010111394A3
公开(公告)日：2011-01-20
申请号：PCT/US2010028508
申请日：2010-03-24
申请人： QUALCOMM INC , RAO HARI , JUNG CHANG HO , CHEN NAN , YOON SEI SEUNG
发明人： RAO HARI , JUNG CHANG HO , CHEN NAN , YOON SEI SEUNG
IPC分类号： G06F13/16 , G06F1/04 , G06F12/00
CPC分类号： G11C7/1075 , G11C7/22 , G11C7/227 , G11C2207/007
摘要： Multi-ported memory systems (e.g., register files) employ self-timing for operational synchronization. Thus, rather than using a reference clock duty cycle for operational synchronization, as in conventional multi-ported register files, embodiments of the present disclosure employ self-timing for such operational synchronization. According to certain embodiments, self-timing is employed to synchronize all the internal events within the memory so that all the events are spaced in time for appropriate synchronization. For instance, the completion of one event leads to triggering another event, the completion of which leads to triggering another event, and so on. Thus, in one embodiment, the self-timing is achieved by referencing the operational events with the memory (or register file) to each other, rather than to a reference clock duty cycle.
摘要翻译：多端口存储器系统（例如，寄存器文件）采用用于操作同步的自定时。因此，如在传统的多端口寄存器文件中那样，不像使用用于操作同步的参考时钟占空比，本公开的实施例采用用于这种操作同步的自定时。根据某些实施例，采用自定时来同步存储器内的所有内部事件，使得所有事件在时间上被间隔开以进行适当的同步。例如，一个事件的完成导致触发另一个事件，其完成导致触发另一个事件，等等。因此，在一个实施例中，通过将存储器（或寄存器文件）的操作事件引用到彼此而不是参考时钟占空比来实现自定时。

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