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1. 发明申请

WO2004059515A3 MODULAR MULTIPLICATION WITH PARALLEL CALCULATION OF LOOK-AHEAD PARAMETERS 审中-公开
标题翻译：与估计的参数并行计算模乘
公开(公告)号：WO2004059515A3
公开(公告)日：2005-02-10
申请号：PCT/EP0314135
申请日：2003-12-12
申请人： INFINEON TECHNOLOGIES AG , FISCHER WIELAND , SEDLAK HOLGER , SEIFERT JEAN-PIERRE
发明人： FISCHER WIELAND , SEDLAK HOLGER , SEIFERT JEAN-PIERRE
IPC分类号： G06F7/72
CPC分类号： G06F7/722
摘要： The device for calculation of a multiplication of a multiplier and a multiplicand consists of a device (40) for performing an exact three operand addition in addition to a device(412) for performing an approximated operand addition, and a device (417) for calculating look-ahead parameters using an approximated intermediate result (414) calculated by the device (412). The device for performing the exact three operand addition is also configured in such a way that it can carry out an exact three-operand addition (400') in a current iteration step using the exact intermediate result for the current iteration step and using the look-ahead parameters, calculated by the device (417), for the current iteration step. As a result, the long-number calculator can continuously perform three operand additions and is no longer required to lie idle while look-ahead parameters are calculated. This results in a significant increase in performance when cryptographic calculations are performed.
摘要翻译：用于计算乘数的乘法和被乘数的装置包括用于计算当前先行用于执行用于执行的近似操作数加法确切3次操作数加法和装置（412）的装置（400），以及装置（417）参数，使用的装置（412）计算出的近似中间结果（414）。用于执行精确3个操作数加法的装置被使用的确切中间结果为当前迭代步骤和使用该装置的（417）还形成为在当前迭代步骤的精确3次操作数加法（400“）当前迭代计算提前参数来执行。因此，长数计算单元可以执行三个连续操作数加法和不再具有同时计算提前参数静置。这导致性能加密计算一个显著上升。

2. 发明申请

WO2004059515A2 MODULARE MULTIPLIKATION MIT PARALLELER BERECHNUNG DER LOOK-AHEAD-PARAMETER 审中-公开
标题翻译：与并行计算先行读取参数模乘
公开(公告)号：WO2004059515A2
公开(公告)日：2004-07-15
申请号：PCT/EP2003/014135
申请日：2003-12-12
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F17/10
CPC分类号： G06F7/722
摘要： Die Vorrichtung zum Berechnen einer Multiplikation eines Multiplikators und eines Multiplikanden umfasst eine Einrichtung (400) zum Durchführen einer exakten Drei-Operanden-Addition sowie eine Einrichtung (412) zum Durchführen einer approximierten Operanden-Addition sowie eine Einrichtung (417) zum Berechnen von aktuellen Vorausschau-Parametern unter Verwendung des von der Einrichtung (412) berechneten approximierten Zwischenergebnisses (414). Die Einrichtung zum Durchführen der exakten Drei-Operanden-Addition ist ferner ausgebildet, um eine exakte Drei-Operanden-Addition (400‘) in dem aktuellen Iterationsschritt unter Verwendung des exakten Zwischenergebnisses für den aktuellen Iterationsschritt und unter Verwendung der von der Einrichtung (417) berechneten Vorausschau-Parameter für den aktuellen Iterationsschritt durchzuführen. Damit kann das Langzahlrechenwerk durchgehend Drei-Operanden-Additionen ausführen und muss nicht mehr stillstehen, während Vorausschau-Parameter berechnet werden. Dies führt zu einer erheblichen Leistungssteigerung bei kryptographischen Berechnungen.
摘要翻译：用于计算乘数的乘法和被乘数的装置包括用于计算当前先行用于执行用于执行的近似操作数加法确切3次操作数加法和装置（412）的装置（400），以及装置（417）参数，使用的装置（412）计算出的近似中间结果（414）。用于执行精确3个操作数加法的装置被使用的确切中间结果为当前迭代步骤和使用该装置的（417）还形成为在当前迭代步骤的精确3次操作数加法（400“）当前迭代计算提前参数来执行。因此，长数计算单元可以执行三个连续操作数加法和不再具有同时计算提前参数静置。这导致性能加密计算一个显著上升。

3. 发明申请

WO2004059463A1 VORRICHTUNG UND VERFAHREN ZUM BERECHNEN EINER MULTIPLIKATION MIT EINER VERSCHIEBUNG DES MULTIPLIKANDEN 审中-公开
标题翻译：装置和方法用于计算乘以被乘数的转变
公开(公告)号：WO2004059463A1
公开(公告)日：2004-07-15
申请号：PCT/EP2003/013426
申请日：2003-11-28
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEIFERT, Jean-Pierre , SEDLAK, Holger
发明人： FISCHER, Wieland , SEIFERT, Jean-Pierre , SEDLAK, Holger
IPC分类号： G06F7/72
CPC分类号： G06F7/722 , G06F7/5332
摘要： Vorrichtung und Verfahren zum Berechnen einer Multiplikation mit einer Verschiebung des MultiplikandenEine Vorrichtung zum Berechnen einer modularen Multiplikation umfaßt eine Einrichtung zum Untersuchen (100) von Stellen des Multiplikators mit einem Look-Ahead-Algorithmus, um einen Multiplikations-Verschiebungswert (sm) zu erhalten. Ferner ist eine Einrichtung zum Ermitteln (104) eines Zwischenergebnis-Verschiebungswerts vorgesehen, die einen positiven Zwischenergebnis-Verschiebungswert ermittelt. Eine Einrichtung (106) berechnet dann einen Multiplikanden-Verschiebungswert (sc) als Differenz zwischen dem Zwischenergebnis-Verschiebungswert (sz) und dem Multiplikations-Verschiebungswert (sm). Das Zwischenergebnis aus dem vorherigen Iterationsschritt sowie der Multiplikand werden dann um die entsprechenden Verschiebungsbeträge (sc und sz) verschoben (108), um dann eine Drei-Operanden-Addition (112) mit den verschobenen Werten gegebenenfalls unter Berücksichtigung von Look-Ahead-Parametern (vn und vc) durchzuführen. Die Verschiebung des Zwischenergebnisses und des Multiplikanden bezüglich eines festen Moduls erlaubt die effizientere Nutzung von Shiftern, da der tendenziell große Multiplikations-Verschiebungswert (sm) nicht die Shifter-Dimensionierung diktiert.
摘要翻译：设备和方法，用于计算与所述MultiplikandenEine装置的模乘的计算的偏移的乘法包括用于检查具有前瞻算法乘法器的数字（100），以获得乘积位移值（SM）的装置。进一步包括：用于确定（104）提供了一种中间移位结果值，它决定了积极的中间结果移位值。装置（106），然后计算一个被乘数移位值（SC）作为中间结果移位值（SZ）和乘法位移值（SM）之间的差。从先前迭代步骤和被乘数的中间结果然后围绕相应的移位量（SC和SZ）移动（108），然后将三操作数加法（112）与所述移位值在适当情况下，的先行参数（ VN和VC）开展。中间结果的位移和被乘数相对于固定模块允许有效地利用移位器中，由于倾向大乘法位移值（SM）没有规定移位器尺寸。

4. 发明申请

WO2003104975A3 PROZESSOR UND VERFAHREN ZUM GLEICHZEITIGEN AUSFÜHREN EINER BERECHNUNG UND EINES KOPIERVORGANGS 审中-公开
公开(公告)号：WO2003104975A3
公开(公告)日：2003-12-18
申请号：PCT/EP2003/005642
申请日：2003-05-28
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F9/302
摘要： Ein Prozessor umfaßt ein Quellregister (10) mit einem Quellregisterinhalt, ein Zielregister (12), ein Rechenwerk (14) zum Durchführen einer Berechnung unter Verwendung des Quellregisterinhalts, wobei die Berechnung in mehreren Berechnungszyklen ausführbar ist, und wobei in jedem Zyklus lediglich ein Teil des Quellregisterinhalts verwendbar ist, einen Datenbus (18), der mit dem Quellregister (10), dem Zielregister (12) und dem Rechenwerk (14) verbunden ist, sowie eine Prozessorsteuerung. Die Prozessorsteuerung ist betreibbar, um während der Berechnung den Quellregisterinhalt in Portionen dem Rechenwerk einerseits und dem Zielregister andererseits über den Datenbus zuzuführen, so daß nach einer Ausführung der Berechnung der Quellregisterinhalt in das Zielregister geschrieben ist. Damit ist es möglich, für portionsweise zu verarbeitende lange Operanden eine Registerkopie von einem Quellregister in ein Zielregister über einen begrenzten Datenbus ohne zusätzliche Maschinenzyklen zu erreichen.

5. 发明申请

WO2003081398A2 VORRICHTUNG UND VERFAHREN ZUM SICHEREN LADEN VON NUTZDATEN 审中-公开
标题翻译：装置和方法用于安全装载用户数据
公开(公告)号：WO2003081398A2
公开(公告)日：2003-10-02
申请号：PCT/EP2003/002974
申请日：2003-03-21
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F1/00
CPC分类号： G06F21/79
摘要： Zum sicheren Laden von Nutzdaten auf einen Datenträger (10) wird zunächst eine Blinddateneinheit bereitgestellt (14), die eine Zufallszahl sein kann. Ferner wird eine Nutzdateneinheit bereitgestellt (14), die aus einer Folge von Nutzdateneinheiten stammt und Nutzinformationen darstellt. Um eine Leistungsanalyse zum Ermitteln des Hamming-Gewichts von verarbeiteten Nutzdaten abzuwehren, wird vor dem Laden einer Nutzdateneinheit auf den Datenträger (10), der z. B. ein Register oder ein Bus ist, zunächst eine Blinddateneinheit geladen. Damit kann ein Angreifer lediglich das Hamming-Gewicht aus einer Kombination von Nutzdateneinheit und Blinddateneinheit ermitteln, jedoch nicht das Hamming-Gewicht der Nutzdateneinheit selbst.
摘要翻译：用于数据载体（10）上的用户数据的安全充电具有虚设数据单元被首先提供（14），其可以是随机数。另外，有效负载单元被提供（14）从Nutzdateneinheiten的序列衍生和表示有效载荷。抵御性能分析，用于确定经处理的用户数据的汉明权重，加载净荷单元到数据载体（10），沿z之前。 B.是寄存器或总线，最初装载的虚设数据单元。因此攻击者只能确定有效载荷单元和伪数据单元的组合的汉明权重，而不是有效载荷单元本身的汉明权重。

6. 发明申请

WO2004070497A3 MODULAR EXPONENTIATION WITH RANDOMIZED EXPONENTS 审中-公开
标题翻译：在RANDOMIZED指数的模幂
公开(公告)号：WO2004070497A3
公开(公告)日：2005-01-06
申请号：PCT/EP2004000522
申请日：2004-01-22
申请人： INFINEON TECHNOLOGIES AG , FISCHER WIELAND
发明人： FISCHER WIELAND
IPC分类号： G06F7/72
CPC分类号： H04L9/30 , G06F7/723 , G06F2207/7257 , H04L9/003 , H04L2209/08
摘要： In order to determine a result of a modular exponentiation, a randomization auxiliary number based on the product of the public key and of the private key is set to less than "1" in order to randomize the exponent. This randomization auxiliary number can be derived without special functionalities from the private RSA data record. This enables an low-effort exponent randomization to be universally carried out for each security protocol in order to carry out a digital signature that is secure from side channel attacks.
摘要翻译：为了确定模幂运算的结果的随机化辅助号码，则将使用公共密钥的产物和私钥少“1”的指数的随机化的基础上。这个随机辅助号可以在没有RSA私人记录的任何特殊特征的。因此，对于每个安全协议的低复杂度指数随机化可被普遍进行，要与侧信道攻击的安全数字签名执行。

7. 发明申请

WO2003093970A3 VORRICHTUNG UND VERFAHREN ZUM BERECHNEN EINES GANZZAHLIGEN QUOTIENTEN 审中-公开
公开(公告)号：WO2003093970A3
公开(公告)日：2003-11-13
申请号：PCT/EP2003/004427
申请日：2003-04-28
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEIFERT, Jean-Pierre
发明人： FISCHER, Wieland , SEIFERT, Jean-Pierre
IPC分类号： G06F7/72
摘要： Die Verarbeitungseinrichtung ist ausgebildet, um in einem Verarbeitungsschritt ein bezüglich des Moduls reduziertes Zwischenergebnis (Z) zu berechnen, das von einem oder mehreren Bits Bits des binären Multiplikators abhängt, die in dem Verarbeitungsschritt betrachtet werden. Die Vorrichtung umfasst ferner eine Protokollierungseinrichutung zum Protokollieren von Reduktionsinformationein den jeweiligen Verarbeitungsschritten und von Ordnungsinformationen über durch eine oder mehrere durch den jeweiligen Verarbeitungsschritt betroffene Stellen des ganzzahligen Quotienten, sowie eine Auswertungseinrichtung (14) zum Auswerten der Ordnungsinformationen und der Reduktionsinformationen aus den Verarbeitungsschritten, um den ganzzahligen Quotienten (Q) zu erhalten. Durch Mit-Protokollieren der Reduktionsinformationen und der Ordnungsinformationen in den Verarbeitungsschritten kann ein üblicherweise Hardware-mässig implementierter Befehl zur Durchführung einer modularen Multiplikation dahin gehend ergänzt werden, um auch das Ergebnis der DIV-Operation, also den ganzzahligen Quotienten, auszugeben.

8. 发明申请

WO2003093970A2 VORRICHTUNG UND VERFAHREN ZUM BERECHNEN EINES GANZZAHLIGEN QUOTIENTEN 审中-公开
标题翻译：装置和方法用于计算整数商
公开(公告)号：WO2003093970A2
公开(公告)日：2003-11-13
申请号：PCT/EP2003/004427
申请日：2003-04-28
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEIFERT, Jean-Pierre
发明人： FISCHER, Wieland , SEIFERT, Jean-Pierre
IPC分类号： G06F7/00
CPC分类号： G06F7/722
摘要： Eine Vorrichtung zum Berechnen eines ganzzahligen Quotienten eines Terms (T) bezüglich eines Moduls (N), wobei der Term ein Produkt aus einem binären Multiplikator (M) und einem Multiplikanden (C) aufweist, umfaßt eine Verarbeitungseinrichtung (10) zum Verarbeiten der Bits des Multiplikators in mehreren Verarbeitungsschritten. Die Verarbeitungseinrichtung ist ausgebildet, um in einem Verarbeitungsschritt ein bezüglich des Moduls reduziertes Zwischenergebnis (Z) zu berechnen, das von einem oder mehreren Bits des binären Multiplikators abhängt, die in dem Verarbeitungsschritt betrachtet werden. Die Vorrichtung umfaßt ferner eine Protokollierungseinrichtung zum Protokollieren von Reduktionsinformationein den jeweiligen Verarbeitungsschritten und von Ordnungsinformationen über durch eine oder mehrere durch den jeweiligen Verarbeitungsschritt betroffene Stellen des ganzzahligen Quotienten, sowie eine Auswertungseinrichtung (14) zum Auswerten der Ordnungsinformationen und der Reduktionsinformationen aus den Verarbeitungsschritten, um den ganzzahligen Quotienten (Q) zu erhalten. Durch Mit-Protokollieren der Reduktionsinformationen und der Ordnungsinformationen in den Verarbeitungsschritten kann ein üblicherweise Hardware-mäßig implementierter Befehl zur Durchführung einer modularen Multiplikation dahin gehend ergänzt werden, um auch das Ergebnis der DIV-Operation, also den ganzzahligen Quotienten, auszugeben. Dies ist vorteilhafterweise ohne Eingriffe in ein fest-verdrahtetes Rechenwerk (10a) möglich und kostet fast keine Rechenzeit.
摘要翻译：用于计算术语（T）相对于的整数商，以一个模数（N），其中术语是具有（M）一个乘法器和一个被乘数（C）的产品的设备，包括用于处理的比特的处理装置（10）乘法器在几个处理步骤。所述处理装置适于在处理步骤，其依赖于乘法器的一个或多个比特，其在所述处理步骤中考虑来计算减少中间结果的相对模块（Z）。该装置还包括一个记录装置，用于记录Reduktionsinformationein各个加工步骤和顺序信息由一个或多个用于评估顺序信息和信息从处理步骤的减少受整数商，以及作为评价装置（14）的每一个处理步骤的点，通过该整数商（Q），以获得。由CO-log减少信息，并在处理的顺序信息的步骤，用于执行模乘法可补充的扩展，以输出DIV运算的结果，所以整数商常用硬件实现适度命令。这是有利的，而不在固定有线运算单元（10a）的任何干预是可能的和成本几乎没有计算时间。

9. 发明申请

WO2003093969A3 BERECHNEN EINES ERGEBNISSES EINER MODULAREN MULTIPLIKATION 审中-公开
公开(公告)号：WO2003093969A3
公开(公告)日：2003-11-13
申请号：PCT/EP2003/004426
申请日：2003-04-28
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F7/72
摘要： Zum Berechnen eines Ergebnisses einer modularen Multiplikation eines ersten Operanden (A) und eines zweiten Operanden (B) bezüglich eines Moduls (N), welche eine Länge von 2 n Bits haben, werden die Operanden und der Modul in Unteroperanden der halben Länge zerlegt und einer Steuerungseinrichtung (14) zugeführt, die eine MMD-Einrichtung zum Ausführen eines MultModDiv-Operation gemäß einer vorbestimmten Schrittsequenz mit entsprechenden Eingangsoperanden (12a, 12b) und MMD-Modulen (12c) ansteuert, um ganzzahlige Quotientenwerte (Q(i)) und Restwerte (R(i)) bezüglich des MMD-Moduls an einem Ausgang (12d) zu erhalten. Eine Zusammenfassungseinrichtung (16) ist wirksam, um ganzzahlige Quotientenwerte und Restwerte aus vorbestimmten Schritten der Schrittsequenz zusammenzufassen, um das Ergebnis zu erhalten. Durch Zerlegen einer modularen Multiplikation von Operanden z. B. der Länge von 2 n Bits in mehrere MMD-Operationen mit Operanden der Länge von n Bits, also der halben Länge, wird es ermöglicht, daß auf effiziente Art und Weise kryptographische Algorithmen mit langen Operanden auf einem für kürzere Operanden entwickelten Rechenwerk ausgeführt werden können, so daß zunehmende Sicherheitsanforderungen nach längeren Schlüsseln mit bestehenden Schaltungen effizient erfüllt werden.

10. 发明申请

WO2003093969A2 VORRICHTUNG UND VERFAHREN ZUM BERECHNEN EINES ERGEBNISSES EINER MODULAREN MULTIPLIKATION 审中-公开
标题翻译：装置和方法用于计算模块化相乘的结果
公开(公告)号：WO2003093969A2
公开(公告)日：2003-11-13
申请号：PCT/EP2003/004426
申请日：2003-04-28
申请人： INFINEON TECHNOLOGIES AG , FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： FISCHER, Wieland , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F7/00
CPC分类号： G06F7/722
摘要： Zum Berechnen eines Ergebnisses einer modularen Multiplikation eines ersten Operanden (A) und eines zweiten Operanden (B) bezüglich eines Moduls (N), welche eine Länge von 2 n Bits haben, werden die Operanden und der Modul in Unteroperanden der halben Länge zerlegt und einer Steuerungseinrichtung (14) zugeführt, die eine MMD-Einrichtung zum Ausführen eines MultModDiv-Operation gemäß einer vorbestimmten Schrittsequenz mit entsprechenden Eingangsoperanden (12a, 12b) und MMD-Modulen (12c) ansteuert, um ganzzahlige Quotientenwerte (Q(i)) und Restwerte (R(i)) bezüglich des MMD-Moduls an einem Ausgang (12d) zu erhalten. Eine Zusammenfassungseinrichtung (16) ist wirksam, um ganzzahlige Quotientenwerte und Restwerte aus vorbestimmten Schritten der Schrittsequenz zusammenzufassen, um das Ergebnis zu erhalten. Durch Zerlegen einer modularen Multiplikation von Operanden z. B. der Länge von 2 n Bits in mehrere MMD-Operationen mit Operanden der Länge von n Bits, also der halben Länge, wird es ermöglicht, daß auf effiziente Art und Weise kryptographische Algorithmen mit langen Operanden auf einem für kürzere Operanden entwickelten Rechenwerk ausgeführt werden können, so daß zunehmende Sicherheitsanforderungen nach längeren Schlüsseln mit bestehenden Schaltungen effizient erfüllt werden.
摘要翻译：用于计算第一操作数（A）和第二个操作数（B）相对于的模乘的结果到一个模数（N），其具有2个n个比特的长度被划分操作数和弹性模量中的半长度的子操作数和控制装置供给其驱动MMD装置，用于执行根据一个MultModDiv操作至预定的步骤序列与对应输入操作数（12A，12B）和MMD模量（12C），由整数商值（Q（i））和残余值（14）（与在输出部（12d）相对于所述MMD模块，以获得R（I））。组合装置（16）被操作为整数商值和残余值从步骤序列的预定步骤，以获得的结果相结合。通过拆卸操作数的模乘。例如，2 n个比特的长度分成多个与n比特的操作数长度MMD操作，即一半长的操作数的加密算法以有效的方式在较短的操作数运算单元的展开执行的长度，使得可以可以使较长的键增加安全性要求与现有的电路有效的满足。

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