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1. 发明申请

WO2010077251A1 AN INTEGRATED SRAM AND FLOTOX EEPROM MEMORY DEVICE 审中-公开
标题翻译：集成SRAM和FLOTOX EEPROM存储器件
公开(公告)号：WO2010077251A1
公开(公告)日：2010-07-08
申请号：PCT/US2009/000792
申请日：2009-02-09
申请人： APLUS FLASH TECHNOLOGY, INC. , HSU, Fu-chang , LEE, Peter, Wung
发明人： HSU, Fu-chang , LEE, Peter, Wung
IPC分类号： G11C11/34
CPC分类号： G11C14/00 , G11C14/0063 , Y10T29/49002
摘要： A nonvolatile SRAM circuit has an SRAM cell and one or two FLOTOX EEPROM cells connected to the data storage terminals of the SRAM cell. In programming to a first data level, the threshold voltage of a FLOTOX EEPROM transistor is brought to a programmed voltage level greater than a read voltage level and erasing to a second data level, the threshold voltage of the FLOTOX EEPROM transistor is brought to an erased voltage level less than the read voltage level. The nonvolatile SRAM array provides for restoring data to an SRAM cell from a FLOTOX EEPROM memory cell(s) at a power initiation and storing data to the FLOTOX EEPROM memory cell(s) to the SRAM cell at power termination. A power detection circuit for providing signals indicating power initiation and power termination to instigate restoration and storing of data between an SRAM cell and a FLOTOX EEPROM cell(s).
摘要翻译：非易失性SRAM电路具有连接到SRAM单元的数据存储端的SRAM单元和一个或两个FLOTOX EEPROM单元。在编程到第一数据电平时，FLOTOX EEPROM晶体管的阈值电压达到大于读取电压电平并被擦除到第二数据电平的编程电压电平，FLOTOX EEPROM晶体管的阈值电压被擦除电压电平小于读取电压电平。非易失性SRAM阵列用于在功率发生时从FLOTOX EEPROM存储单元向SRAM单元恢复数据，并在断电时将数据存储到SRAM单元中的FLOTOX EEPROM存储单元。一种功率检测电路，用于提供指示功率启动和功率终止的信号，以在SRAM单元和FLOTOX EEPROM单元之间启动数据的恢复和存储。

2. 发明申请

WO2003105156A1 不揮発性メモリ回路及びその駆動方法並びにそのメモリ回路を用いた半導体装置审中-公开
标题翻译：非易失性存储器电路，其驱动方法，使用存储器电路的半导体器件
公开(公告)号：WO2003105156A1
公开(公告)日：2003-12-18
申请号：PCT/JP2003/006905
申请日：2003-06-02
申请人：松下電器産業株式会社 , 豊田健治 , 森田清之
发明人：豊田健治 , 森田清之
IPC分类号： G11C11/15
CPC分类号： G11C13/0004 , G11C14/00 , G11C14/0063 , G11C14/0072 , G11C14/0081 , G11C14/009
摘要：各々のゲート及びドレインが接続されて第１のインバータを構成する第１及び第２のトランジスタ（１０１、１０２）、各々のゲート及びドレインが相互に接続されて第２のインバータを構成する第３及び第４のトランジスタ（１０３、１０４）、ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と第２のインバータの入力端子との間に接続される第５のトランジスタ（１０５）、ゲートにワード線（１０７）が接続され、第２のビット線（１０９）と第１のインバータの入力端子との間に接続される第６のトランジスタ（１０６）、第１及び第２のインバータの各々と直列接続される第１及び第２の抵抗素子（１１４、１１５）を備え、第１のインバータの入力及び出力端子が各々第２のインバータの出力及び入力端子と接続され、接地線（１１１）に接続する第１及び第２の抵抗素子（１１４、１１５）の抵抗値が電気的に変更可能である不揮発性メモリ回路。
摘要翻译：非易失性存储器电路包括第一和第二晶体管（101,102），其栅极和漏极连接成构成第一反相器，第三和第四晶体管（103,104）的栅极和漏极与彼此构成第二反相器，其栅极连接到字线（107）并连接在第一位线（108）和第二反相器的输入端子之间的第五晶体管（105），第六晶体管晶体管（106），其栅极连接到字线（107），并连接在第二位线（109）和第一反相器的输入端之间;以及第一和第二电阻元件（114,115），其连接分别与第一和第二变频器串联。第一反相器的输入端子和输出端子分别连接到第二反相器的输出端子和输入端子。连接到接地线（111）的第一和第二电阻元件（114,115）具有可电气改变的电阻值。

3. 发明申请

WO1995022144A1 ZERO POWER HIGH SPEED PROGRAMMABLE CIRCUIT DEVICE ARCHITECTURE 审中-公开
标题翻译：零功率高速可编程电路设备架构
公开(公告)号：WO1995022144A1
公开(公告)日：1995-08-17
申请号：PCT/US1995001437
申请日：1995-02-02
申请人： ATMEL CORPORATION
发明人： ATMEL CORPORATION , PATHAK, Saroj , PAYNE, James, E.
IPC分类号： G11C11/34
CPC分类号： G11C14/00 , G11C14/0063
摘要： A non-volatile, low, and zero power, high speed self-sensing programmable device and architecture including a non-volatile self-sensing cell (10). The non-volatile self-sensing cell (10) is connected out of the speed path of the programmable device, permitting rapid, non-volatile programming and reading operations to be conducted. According to one version, two self-sensing cells are provided with a means for selecting one of the cells for programming or read operation. Each non-volatile self-sensing cell includes a latch having cross-coupled, pull-up transistors (12 and 14) and non-volatile pull-down cells (16 and 18). The cross-coupled pull-up transistors (12 and 14) are field effect transistors having gates which are connected to the opposite sources of the cross-coupled pull-up transistors.
摘要翻译：一种非易失性，低功率和零功率的高速自感知可编程器件和架构，包括非易失性自感知单元（10）。非易失性自感应单元（10）连接在可编程装置的速度路径之外，允许进行快速，非易失性的编程和读取操作。根据一个版本，两个自感应单元被提供有用于选择一个单元以进行编程或读取操作的装置。每个非易失性自感应单元包括具有交叉耦合的上拉晶体管（12和14）和非易失性下拉单元（16和18）的锁存器。交叉耦合上拉晶体管（12和14）是具有连接到交叉耦合上拉晶体管的相反源极的栅极的场效应晶体管。

4. 发明申请

WO2016064904A1 10T NON VOLATILE STATIC RANDOM-ACCESS MEMORY 审中-公开
标题翻译： 10T非挥发性静态随机存取存储器
公开(公告)号：WO2016064904A1
公开(公告)日：2016-04-28
申请号：PCT/US2015/056503
申请日：2015-10-20
申请人： CYPRESS SEMICONDUCTOR CORPORATION
发明人： TANDINGAN, Joseph S. , STILL, David , SIMAN, Jesse J. , ASHOKKUMAR, Jayant
IPC分类号： H01B1/22
CPC分类号： G11C11/419 , G11C14/0063 , G11C16/0466
摘要： A memory including an array of nvSRAM cells and method of operating the same are provided. Each nvSRAM cell includes a volatile charge storage circuit, and a non-volatile charge storage circuit including exactly one non-volatile memory (NVM) element, a first transistor coupled to the NVM element through which data true is coupled to the volatile charge storage circuit, a second transistor coupled to the NVM element through which a complement of the data is coupled to the volatile charge storage circuit and a third transistor through which the NVM element is coupled to a positive voltage supply line (VCCT). In one embodiment, the first transistor is coupled to a first node of the NVM element, the second transistor is coupled to a second node of the NVM element and the third transistor is coupled between the first node and VCCT. Other embodiments are also disclosed.
摘要翻译：提供了包括nvSRAM单元阵列的存储器及其操作方法。每个nvSRAM单元包括易失性电荷存储电路，以及非易失性电荷存储电路，其包括正好一个非易失性存储器（NVM）元件，耦合到NVM元件的第一晶体管，通过该元件将数据真实耦合到易失性电荷存储电路耦合到所述NVM元件的第二晶体管，通过所述第二晶体管将所述数据的互补件耦合到所述易失性电荷存储电路;以及第三晶体管，所述NVM元件通过所述第三晶体管耦合到正电压电源线（VCCT）。在一个实施例中，第一晶体管耦合到NVM元件的第一节点，第二晶体管耦合到NVM元件的第二节点，第三晶体管耦合在第一节点和VCCT之间。还公开了其他实施例。

5. 发明申请

WO2016017496A1 不揮発性ＳＲＡＭメモリセル、および不揮発性半導体記憶装置审中-公开
标题翻译：非易失性SRAM存储单元和非易失性半导体存储器件
公开(公告)号：WO2016017496A1
公开(公告)日：2016-02-04
申请号：PCT/JP2015/070806
申请日：2015-07-22
申请人：株式会社フローディア
发明人：谷口　泰弘 , 品川　裕 , 葛西　秀男 , 櫻井　良多郎 , 戸谷　達郎 , 川嶋　泰彦 , 奥山　幸祐
IPC分类号： G11C11/412 , G11C13/00 , G11C14/00
CPC分类号： G11C14/009 , G11C11/419 , G11C13/0028 , G11C13/0069 , G11C14/0063
摘要：　第1 スイッチトランジスタ（ST1）および第2 スイッチトランジスタ（SB1）の両方を同時にオン動作させることで、ＳＲＡＭ（2）に保持された相補的なＳＲＡＭデータを第1 メモリセル（M1a）および第2 メモリセル（M1b）の不揮発メモリ部に対して書き込むことができるとともに、第1 スイッチトランジスタ（ST1）および第2 スイッチトランジスタ（SB2）のうち、いずれか一方だけをオン動作させることで、第1 抵抗変化型メモリ（RT1）だけを第1ストレージノード（SNT）に対して電気的に接続させたり、または第2 抵抗変化型メモリ（RB1）だけを第2 ストレージノード（SNB）に対して電気的に接続させたりできるので、使用状況に応じて独立型セルとして機能させ、第1メモリセルM1a または第2 メモリセルM1b の一方に個別的なデータをも書き込め、メモリ容量を増やすことができる、不揮発性ＳＲＡＭメモリセル、および不揮発性半導体記憶装置を提案する。
摘要翻译：本发明提出了一种非易失性SRAM存储单元和非易失性半导体存储装置，其中通过同时接通第一开关晶体管（ST1）和第二开关晶体管（SB1）两者，保持在SRAM中的互补SRAM数据 2）可以被写入包括第一存储单元（M1a）和第二存储单元（M1b）的非易失性存储器部分，并且仅通过接通第一开关晶体管（ST1）和第二开关晶体管（SB1）中的一个），可以仅将第一可变电阻型存储器（RT1）电连接到第一存储节点（SNT），或仅将第二可变电阻型存储器（RB1）电连接到第二存储节点（SNB）），因此，根据使用阶段，可以使存储单元作为独立单元发挥功能，也可以将单独数据写入第一存储单元（M1a）或第二存储单元（M1b），存储器容量可以增加。

6. 发明申请

WO2015155633A1 HOLDING CIRCUIT, DRIVING METHOD OF THE HOLDING CIRCUIT, AND SEMICONDUCTOR DEVICE INCLUDING THE HOLDING CIRCUIT 审中-公开
标题翻译：保持电路的保持电路，驱动方法和包括保持电路的半导体器件
公开(公告)号：WO2015155633A1
公开(公告)日：2015-10-15
申请号：PCT/IB2015/052384
申请日：2015-04-01
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人： OHMARU, Takuro
IPC分类号： H03K3/037 , H01L21/8234 , H01L27/088 , H03K3/356
CPC分类号： G11C19/184 , G11C11/24 , G11C11/405 , G11C11/412 , G11C14/0063 , H01L27/1207 , H01L27/1225 , H01L29/24 , H01L29/7869 , H01L29/78696 , H03K3/356008 , H03K17/005 , H03K19/0016
摘要： A holding circuit includes first to third input terminals, an output terminal, first to third switches, a capacitor, and a node. The first to third switches control conduction between the node and the first input terminal, conduction between the node and the output terminal, and conduction between the second input terminal and the output terminal, respectively. First and second terminals of the capacitor are electrically connected to the node and the third input terminal, respectively. The first to third switches are each a transistor comprising an oxide semiconductor layer comprising a semiconductor region. Owing to the structure, a potential change of the node in an electrically floating state can be suppressed; thus, the holding circuit can retain its state for a long time. The holding circuit can be used as a memory circuit for backup of a sequential circuit, for example.
摘要翻译：保持电路包括第一至第三输入端子，输出端子，第一至第三开关，电容器和节点。第一至第三开关控制节点与第一输入端之间的导通，节点与输出端之间的导通，以及第二输入端和输出端之间的导通。电容器的第一和第二端子分别电连接到节点和第三输入端子。第一至第三开关分别为包括半导体区域的氧化物半导体层的晶体管。由于该结构，可以抑制电浮动状态下的节点的潜在变化; 因此，保持电路可以长时间保持其状态。例如，保持电路可以用作用于备份时序电路的存储电路。

7. 发明申请

WO2004086512A1 半導体記憶装置审中-公开
标题翻译：半导体存储器
公开(公告)号：WO2004086512A1
公开(公告)日：2004-10-07
申请号：PCT/JP2003/003682
申请日：2003-03-26
申请人：富士通株式会社 , 佐藤綾子
发明人：佐藤綾子
IPC分类号： H01L29/788
CPC分类号： G11C16/0466 , G11C14/00 , G11C14/0063
摘要：　窒化膜内のトラップ領域に電荷を蓄積して記憶状態を保持する不揮発性半導体記憶回路ＭＴ１、ＭＴ２の出力ノードと、その出力をラッチする揮発性記憶回路１０の内部ノードＮ１、Ｎ２とを接続することで、動作速度が速いとともに１記憶単位のサイズが小さく、電源が供給されなくともデータを消失せずにデータを保持する不揮発なデータ保持機能を実現することができるようにする。
摘要翻译：可以通过连接非易失性半导体存储器电路MT1和MT2的输出节点来实现半导体存储器，该半导体存储器在增加操作速度的同时减小单元存储器大小并且即使不提供电力来保持数据的非易失性数据保持功能也可以实现通过存储在氮化物膜的陷阱区域中的存储器状态与用于锁存非易失性半导体存储器电路MT1和MT2的输出的易失性存储器电路（10）的内部节点N1和N2充电。

8. 发明申请

WO2017172252A1 MEMORY MAPPING 审中-公开
标题翻译：内存映射
公开(公告)号：WO2017172252A1
公开(公告)日：2017-10-05
申请号：PCT/US2017/020541
申请日：2017-03-02
申请人： INTEL CORPORATION
发明人： BRANCH, Robert A. , NACHIMUTHU, Murugasamy , MUTHUSAMY, Sundar
IPC分类号： G06F12/10
CPC分类号： G11C7/1072 , G06F9/4401 , G06F12/10 , G06F13/16 , G06F13/1694 , G06F2212/1044 , G11C14/0063 , G11C14/0081 , G11C14/009
摘要： Technology for a system is described. The system can include one or more processors. The system can include a memory associated with the one or more processors. The system can include a memory controller comprising logic to create a reserved memory region in a system physical address (SPA) map. The memory controller can comprise logic to detect when the one or more processors are brought online. The memory controller can comprise logic to map the memory associated with the one or more processors that are brought online to the reserved memory region in the SPA map.
摘要翻译：
描述系统的技术。该系统可以包括一个或多个处理器。该系统可以包括与一个或多个处理器相关联的存储器。该系统可以包括存储器控制器，该存储器控制器包括用于在系统物理地址（SPA）映射中创建保留存储区的逻辑。存储器控制器可以包括用于检测一个或多个处理器何时联机的逻辑。存储器控制器可以包括用于将与联机的一个或多个处理器相关联的存储器映射到SPA映射中的保留存储器区域的逻辑。

9. 发明申请

WO2016044345A1 METHOD AND APPARATUS FOR PROVIDING MULTI-PAGE READ AND WRITE USING SRAM AND NONVOLATILE MEMORY DEVICES 审中-公开
标题翻译：使用SRAM和非易失性存储器件提供多页读取和写入的方法和装置
公开(公告)号：WO2016044345A1
公开(公告)日：2016-03-24
申请号：PCT/US2015/050293
申请日：2015-09-15
申请人： NEO SEMICONDUCTOR, INC.
发明人： HSU, Fu-Chang
IPC分类号： G11C14/00
CPC分类号： G11C14/0063 , G11C11/005 , G11C11/419 , G11C16/0483 , G11C16/10
摘要： A memory device includes a static random-access memory ("SRAM") circuit and a first nonvolatile memory ("NVM") string, a second NVM string, a first and a second drain select gates ("DSGs"). The SRAM circuit is able to temporarily store information in response to bit line ("BL") information which is coupled to at the input terminal of the SRAM circuit. The first NVM string having at least one nonvolatile memory cell is coupled to the output terminal of the SRAM. The first DSG is operable to control the timing for storing information at the output terminal of the SRAM to the first nonvolatile memory. The second NVM string having at least one nonvolatile memory cell is coupled to the output terminal of the SRAM. The second DSG controls the timing for storing information at the output terminal of the SRAM to the second nonvolatile memory string.
摘要翻译：存储器件包括静态随机存取存储器（“SRAM”）电路和第一非易失性存储器（“NVM”）串，第二NVM串，第一和第二漏极选择栅极（“DSG”）。 SRAM电路能够临时存储响应于在SRAM电路的输入端耦合的位线（“BL”）信息的信息。具有至少一个非易失性存储单元的第一NVM串耦合到SRAM的输出端。第一DSG可操作以控制在SRAM的输出端处将信息存储到第一非易失性存储器的定时。具有至少一个非易失性存储单元的第二NVM串耦合到SRAM的输出端。第二DSG控制用于将SRAM的输出端子处的信息存储到第二非易失性存储器串的定时。

10. 发明申请

WO2014125254A1 SRAM CELLS 审中-公开
公开(公告)号：WO2014125254A1
公开(公告)日：2014-08-21
申请号：PCT/GB2014/050334
申请日：2014-02-06
申请人： SURECORE LIMITED
发明人： PICKERING, Andrew
IPC分类号： G11C11/412 , G11C11/413 , G11C11/417 , G11C11/419
CPC分类号： G11C14/0063 , G11C8/14 , G11C11/404 , G11C11/412 , G11C11/413 , G11C11/417 , G11C11/418 , G11C11/419
摘要： There is provided a memory unit that comprises a plurality of memory cell groups, each memory cell group comprising a plurality of memory cells that are each operatively connected to a first local bit line and a second local bit line by respective first and second access transistors, and each memory cell being associated with a word line configured to control the first and second access transistors of the memory cell. The first and second local bit lines of each memory cell group being operatively connected to respective first and second column bit lines by respective first and second group access switches, the first group access switch being configured to be controlled by the second column bit line,and the second group access switch being configured to be controlled by the first column bit line.
摘要翻译：提供了包括多个存储单元组的存储器单元，每个存储单元组包括多个存储单元，每个存储单元通过相应的第一和第二存取晶体管可操作地连接到第一局部位线和第二局部位线，并且每个存储器单元与被配置为控制存储器单元的第一和第二存取晶体管的字线相关联。每个存储器单元组的第一和第二局部位线通过相应的第一和第二组接入开关可操作地连接到相应的第一和第二列位线，第一组接入开关被配置为由第二列位线控制，以及第二组访问开关被配置为由第一列位线控制。

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