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1. 发明申请

WO2002080248A1 プラズマ処理装置审中-公开
标题翻译：等离子体加工装置
公开(公告)号：WO2002080248A1
公开(公告)日：2002-10-10
申请号：PCT/JP2002/003107
申请日：2002-03-28
申请人：東京エレクトロン株式会社 , 大見忠弘 , 平山昌樹 , 須川成利 , 後藤哲也 , 本郷俊明
发明人：大見忠弘 , 平山昌樹 , 須川成利 , 後藤哲也 , 本郷俊明
IPC分类号： H01L21/31
CPC分类号： H01J37/3222 , H01J37/32192 , H01J37/3244
摘要： A micro wave plasma processing device having a radial line slot antenna capable of suppressing an abnormal discharge to increase the exciting efficiency of micro wave plasma, wherein the tip part of a power supply line in a coaxial wave guide is separated from a slot plate forming a radiating surface at a connection part between the radial line slot antenna and the coaxial wave guide.
摘要翻译：一种微波等离子体处理装置，具有能够抑制异常放电以提高微波等离子体的激励效率的径向线槽天线，其中同轴波导中的电源线的前端部分与形成在径向线槽天线和同轴波导之间的连接部分处的辐射表面。

2. 发明申请

WO2005015616A1 電子ビーム露光装置及び露光方法审中-公开
标题翻译：电子束曝光装置和曝光方法
公开(公告)号：WO2005015616A1
公开(公告)日：2005-02-17
申请号：PCT/JP2004/011720
申请日：2004-08-09
申请人：大見忠弘 , 須川成利 , 柳田公雄 , 武久究
发明人：大見忠弘 , 須川成利 , 柳田公雄 , 武久究
IPC分类号： H01L21/027
CPC分类号： B82Y10/00 , B82Y40/00 , G03F1/20 , H01J37/3174
摘要：等倍マスクとウエハとを鉛直になるように配置したものである。これによると、等倍マスクのパターン部が全くたわまないようになり、特に梁の無いマスクでもパターン部を強く引っ張る必要がなくなった。しかもマスクとウエハとのギャップをさらに小さくできるようになった。ステンシルマスクのパターン部を強く引っ張る必要がないことから、パターン部に極めて薄いメンブレンを貼り付けることができる。これにより、電子ビームの加速電圧が数ｋＶと低い場合でも、メンブレンマスクと呼ばれるマスクが利用でき、ドーナツ状のパターンでも１回の露光でパターン形成できるようになった。
摘要翻译：相同放大率的掩模和晶片以垂直方式布置。因此，相同倍率的掩模的图案部分将不会弯曲，并且即使在没有光束的掩模中也不需要强烈地拉动图案部分。此外，已经可以进一步减小掩模和晶片之间的间隙。由于不需要强力地拉动模板掩模的图案部分，所以可以将非常薄的膜附着到图案部分。因此，即使当电子束的加速电压低至几kV时，也可以使用称为膜掩模的掩模，即使以环形的形式也能通过一次曝光执行图案形成。

3. 发明申请

WO2004112141A1 ダイレクトコンバージョン受信の周波数変換回路、その半導体集積回路及びダイレクトコンバージョン受信機审中-公开
标题翻译：直接转换接收的频率转换电路，其半导体集成电路和直接转换接收器
公开(公告)号：WO2004112141A1
公开(公告)日：2004-12-23
申请号：PCT/JP2004/008216
申请日：2004-06-11
申请人：株式会社豊田自動織機 , 新潟精密株式会社 , 大見忠弘 , 西牟田武史 , 宮城弘 , 須川成利 , 寺本章伸
发明人：大見忠弘 , 西牟田武史 , 宮城弘 , 須川成利 , 寺本章伸
IPC分类号： H01L27/092
CPC分类号： H01L29/66795 , H01L21/823807 , H01L21/82385 , H01L27/092 , H03D7/1441 , H03D7/1458 , H03D2200/0025 , H03D2200/0033 , H03D2200/0047
摘要：　シリコン基板上に高さＨ B で、幅がＷ B の直方体状の突出部２１を形成し、突出部２１の頂面及び側壁面の一部にゲート酸化膜を形成する。ゲート電極２６の両側にソースとドレインを形成してＭＯＳトランジスタを形成する。このＭＯＳトランジスタで周波数変換回路及びダイレクトコンバージョンの受信回路を構成する。これにより、ダイレクトコンバージョン受信の周波数変換回路におけるＩ信号とＱ信号の誤差を減らす。
摘要翻译：在硅衬底上形成具有高度HB和宽度WB的长方体突起部分（21），并且在突起部分（21）的顶壁和侧壁表面的部分上形成栅极氧化膜。源极和漏极形成在栅电极（26）的两个相对侧上，从而形成MOS晶体管。该MOS晶体管用于配置频率转换电路和直接转换的接收电路。以这种方式，可以减少直接转换接收的频率转换电路中的I和Q信号的误差。

4. 发明申请

WO2004112143A1 スイッチトキャパシタ回路及びその半導体集積回路审中-公开
标题翻译：开关电容电路及其半导体集成电路
公开(公告)号：WO2004112143A1
公开(公告)日：2004-12-23
申请号：PCT/JP2004/008220
申请日：2004-06-11
申请人：株式会社豊田自動織機 , 新潟精密株式会社 , 大見忠弘 , 西牟田武史 , 宮城弘 , 須川成利 , 寺本章伸
发明人：大見忠弘 , 西牟田武史 , 宮城弘 , 須川成利 , 寺本章伸
IPC分类号： H01L27/092
CPC分类号： H01L29/66787 , H01L21/823807 , H01L21/82385 , H01L27/092
摘要：　シリコン基板上に高さＨＢで、幅がＷＢの直方体状の突出部２１を形成し、突出部２１の頂面及び側壁面の一部にゲート酸化膜を形成し、ＭＯＳトランジスタを形成する。上記のように製造したｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを並列に接続して、スイッチトキャパシタ回路のスイッチを構成する。これにより、スイッチトキャパシタ回路のリーク電流やＤＣオフセットを低減する。
摘要翻译：在硅衬底上形成具有高度HB和宽度WB的长方体形突起部分（21），并且在突出部分（21）的顶壁和侧壁表面的部分上形成栅极氧化膜以形成MOS 晶体管。如上所述制备的P沟道和n沟道MOS晶体管并联连接以构成开关电容器电路的开关。以这种方式，开关电容器电路可以表现出更少的漏电流和更少的DC偏移。

5. 发明申请

WO2004070798A1 シリコン半導体基板及びその製造方法审中-公开
标题翻译：硅半导体基板及其制造方法
公开(公告)号：WO2004070798A1
公开(公告)日：2004-08-19
申请号：PCT/JP2004/000869
申请日：2004-01-29
申请人：信越半導体株式会社 , 大見忠弘 , 山中秀記 , 出水清史 , 寺本章伸 , 須川成利
发明人：大見忠弘 , 山中秀記 , 出水清史 , 寺本章伸 , 須川成利
IPC分类号： H01L21/02
CPC分类号： H01L21/28167 , H01L21/02008 , H01L21/02027 , H01L21/02381 , H01L21/02428 , H01L21/02433 , H01L21/02532 , H01L21/02658 , H01L29/045
摘要：本発明は、｛１１０｝面のキャリア移動度、特にｎ型ＦＥＴのキャリアである電子の移動度がより高い値を示す半導体集積回路素子用シリコン半導体基板を製造するためになされたものであり、特別な洗浄を用いず従来のＲＣＡ洗浄を用い、またラジカル酸化を行うことなく、原子レベルで表面が平坦化され、表面ラフネスが低減されたシリコン半導体基板及びその製造方法を提供する。本発明は、｛１１０｝面又は｛１１０｝面を傾けた面を主面とするシリコン半導体基板であって、その表面に平均的に＜１１０＞方向に沿った原子レベルのステップを有するようにした。
摘要翻译：一种用于制造表现出（110）表面的较高载流子迁移率的半导体集成电路器件的硅半导体衬底的方法，特别是作为n型FET的载流子的较高的电子迁移率。通过常规的RCA清洁，表面通过原子尺寸的顺序进行平坦化，而不进行任何特殊的清洁并且不进行径向氧化，并且因此减小了表面粗糙度。基板的主表面是（110）表面或倾斜（110）表面。通常沿着<110>方向在基板的表面上形成具有原子尺寸顺序的大小的步骤。

6. 发明申请

WO2003054962A1 相補型MIS装置审中-公开
标题翻译：补充MIS设备
公开(公告)号：WO2003054962A1
公开(公告)日：2003-07-03
申请号：PCT/JP2002/012925
申请日：2002-12-10
申请人：東京エレクトロン株式会社 , 大見忠弘 , 小谷光司 , 須川成利
发明人：大見忠弘 , 小谷光司 , 須川成利
IPC分类号： H01L27/092
CPC分类号： H01L29/045 , H01L21/823807 , H01L21/823821 , H01L27/092 , H01L27/0922 , H01L29/66795 , H01L29/7851
摘要： A CMOS device comprises a structure formed on the (100) face of a silicon substrate and having another crystal face, and a p−channel MOS transistor and an n−channel MOS transistor each having a high−quality gate insulating film formed on the structure by microwave plasma processing and a gate electrode formed on the gate insulating film. The dimensions and shape of the structure are so set that the carrier mobility in the p−channel MOS transistor and that in the N−channel MOS transistor are balanced.
摘要翻译： CMOS器件包括形成在硅衬底的（100）面上并具有另一个晶面的结构，以及每个具有高质量栅极绝缘膜的ap沟道MOS晶体管和n沟道MOS晶体管，该栅极绝缘膜通过微波等离子体处理和形成在栅极绝缘膜上的栅电极。结构的尺寸和形状被设定为使p沟道MOS晶体管和N沟道MOS晶体管中的载流子迁移率平衡。

7. 发明申请

WO2003005435A1 基板処理装置および基板処理方法、基板平坦化方法审中-公开
标题翻译：基板处理装置和基板处理方法，基板平铺方法
公开(公告)号：WO2003005435A1
公开(公告)日：2003-01-16
申请号：PCT/JP2002/006737
申请日：2002-07-03
申请人：東京エレクトロン株式会社 , 大見忠弘 , 須川成利 , 平山昌樹 , 後藤哲也
发明人：大見忠弘 , 須川成利 , 平山昌樹 , 後藤哲也
IPC分类号： H01L21/324
CPC分类号： H01L21/67115 , H01L21/3003 , H01L21/324 , H01L21/67098 , H01L21/67109 , H01L27/1214 , H01L27/127 , H01L29/66757 , H01L29/78603
摘要： A substrate treating device comprising a treating space provided with a holding table for holding an untreated substrate, a hydrogen catalyst member disposed in the treating space so as to face the untreated substrate, for decomposing hydrogen molecules into hydrogen radicals H*, and a gas supply port provided on the side facing the untreated substrate of the hydrogen catalyst member in the treating space, for introducing a treating gas containing at least hydrogen gas, wherein the distance between the hydrogen catalyst member and the untreated substrate on the holding table is set to be within the hydrogen radial H* reaching distance.
摘要翻译：一种基板处理装置，包括设置有用于保持未处理基板的保持台的处理空间，设置在处理空间中以与未处理基板相对的氢催化剂构件，用于将氢分子分解成氢自由基H *，气体供给设置在处理空间中面向氢催化剂构件的未处理基板的一侧的端口，用于引入至少包含氢气的处理气体，其中将氢气催化剂构件与保持台上的未处理基板之间的距离设定为在氢气径向H *到达距离内。

8. 发明申请

WO2007026390A1 スキャン型露光装置审中-公开
标题翻译：扫描曝光装置
公开(公告)号：WO2007026390A1
公开(公告)日：2007-03-08
申请号：PCT/JP2005/015690
申请日：2005-08-30
申请人：大見忠弘 , 須川成利 , 柳田公雄 , 武久究
发明人：大見忠弘 , 須川成利 , 柳田公雄 , 武久究
IPC分类号： H01L21/027 , G03F7/20 , G03F1/08
CPC分类号： G03F7/70716 , G03F7/70358
摘要：　本発明のスキャン型露光装置１００では、マスク１０２におけるレーザ光照射領域１０３内のパターンは、縮小投影光学系１０４によって、１／８に縮小されてウエハステージ１０６に載せられたウエハ１０５上に投影される。マスクステージ１０１におけるスキャンの等速度ストローク長は約５３０ｍｍと従来の露光装置の約１４０ｍｍに対して、４倍程度長くなっている。これによって、マスク１０２内の描画領域の大きさとして、長さ５２８ｍｍがカバーできるようになる。これによって、縮小投影光学系１０４によって形成されるウエハ１０５での露光領域のＸ方向は、６６ｍｍが確保される。
摘要翻译：在扫描曝光装置（100）中，掩模（102）中的激光照射区域（103）中的图案被减少1/8，并且通过缩小突起投影在放置在晶片台（106）上的晶片（105）光学系统（104）。在掩模台（101）上的扫描中以均匀速度的行程长度大约为530mm，与传统曝光设备中的大约140mm相比，大约是四倍。因此，作为掩模（102）中的光刻区域的尺寸，覆盖了528mm的长度。在由缩小投影光学系统（104）形成的曝光区域中，在X方向上在晶片（105）上确保66mm的长度。

9. 发明申请

WO2004112140A1 ミキサ回路审中-公开
标题翻译：混频器电路
公开(公告)号：WO2004112140A1
公开(公告)日：2004-12-23
申请号：PCT/JP2004/008215
申请日：2004-06-11
申请人：株式会社豊田自動織機 , 新潟精密株式会社 , 大見忠弘 , 西牟田武史 , 宮城弘 , 須川成利 , 寺本章伸
发明人：大見忠弘 , 西牟田武史 , 宮城弘 , 須川成利 , 寺本章伸
IPC分类号： H01L27/092
CPC分类号： H01L29/1033 , H01L21/823807 , H01L21/82385 , H01L29/045 , H03D7/1441 , H03D7/1458 , H03D2200/0033 , H03D2200/0047
摘要：　少なくとも二つの結晶面を有する半導体基板（８１０Ａ、８１０）と、該半導体基板上であって前記結晶面の少なくとも二つに対して形成したゲート絶縁膜（８２０Ａ）とを有し、前記ゲート絶縁膜に沿って前記半導体基板中に形成されるチャネルのチャネル幅が、前記少なくとも二つの結晶面に対して各々形成されるチャネルの各チャネル幅の総和で示される、ｐチャネルＭＯＳトランジスタ（８４０Ａ）及びｎチャネルＭＯＳトランジスタ（８４０Ｂ）を組み合わせたＣＭＯＳトランジスタ（８００）を用いて、ミキサ回路を構成する。このように構成することにより、トランジスタ素子で発生する１／ｆ雑音や、トランジスタ素子の電気的特性のバラツキによって出力信号に生じるＤＣオフセットや、チャネル長変調効果に基づく信号歪を低減させることが可能となる。
摘要翻译：混频器电路通过使用包括p沟道MOS晶体管（840A）和n沟道MOS晶体管（840B）的组合的CMOS晶体管（800）构成，每个CMOS沟道MOS晶体管包括半导体衬底（810A，810）至少两个晶体表面，并且还包括位于所述半导体衬底上并为所述至少两个晶体表面形成的栅极绝缘膜（820A），其中沿着所述栅极绝缘膜形成在所述半导体衬底中的沟道的沟道宽度由对于至少两个晶体表面形成的通道的通道宽度的总和。这种配置可以降低晶体管元件中产生的1 / f噪声，由于晶体管元件的电特性的变化而在输出信号中产生的DC偏移，以及基于沟道长度调制效应的信号失真。

10. 发明申请

WO2004074934A1 マスク作成方法、マスク作成装置、及び、マスク描画装置审中-公开
标题翻译：掩模制造方法，掩模制造装置和掩模绘图装置
公开(公告)号：WO2004074934A1
公开(公告)日：2004-09-02
申请号：PCT/JP2004/000740
申请日：2004-01-28
申请人：ボールセミコンダクターインク. , 大見忠弘 , 須川成利 , 武久究
发明人：大見忠弘 , 須川成利 , 武久究
IPC分类号： G03F1/08
CPC分类号： G03F7/70283 , G03F7/70291
摘要：マスクパターンデータ出力装置１０７のマスクデータに基づいて制御されている二次元配列微小ミラー１０６で反射するパターン状のレーザ光は、拡大パターン１１０を形成し、これを縮小投影光学系１０２によってマスク基板１０９上に縮小投影して、描画パターン１１１が形成される。二次元配列微小ミラー１０６によって大量のパターンが一瞬で描画されるため、マスクパターン全てを描画する時間が従来と比較して桁違いに短縮される。その結果、マスクコストを大幅に低下できる。
摘要翻译：从掩模图案数据输出装置（107）基于掩模数据控制的二维布置的精细反射镜（106）反射的图案形式的激光束形成放大图案（110），然后将其放大到掩模基板（109）通过缩小投影光学系统（102）形成绘制图案（111）。由于二维布置的精细反射镜（106）瞬时绘制大量图案，所以与常规方法相比，绘制所有掩模图案所需的时间显着减少，从而显着降低了掩模成本。

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