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1. 发明专利

TW202018720A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW202018720A
公开(公告)日：2020-05-16
申请号：TW108106688
申请日：2019-02-27
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：菅原昭雄 , SUGAHARA, AKIO , 今本哲広 , IMAMOTO, AKIHIRO , 渡邉稔史 , WATANABE, TOSHIFUMI , 栫真己 , KAKOI, MAMI , 增田考平 , MASUDA, KOHEI , 吉原正浩 , YOSHIHARA, MASAHIRO , 安彥尚文 , ABIKO, NAOFUMI
IPC分类号： G11C16/34 , G11C11/34
摘要：實施形態之半導體記憶裝置包含複數個平面與定序器。複數個平面之各者具有複數個作為記憶胞之集合之區塊。定序器執行第1動作、及較第1動作短之第2動作。定序器當接收指示第1動作之執行之第1指令集時執行上述第1動作。定序器於執行第1動作之期間接收指示第2動作之執行之第2指令集時，基於作為第1動作之對象之區塊之位址與作為第2動作之對象之區塊之位址，暫停第1動作而執行第2動作或與第1動作並行地執行第2動作。
简体摘要：实施形态之半导体记忆设备包含复数个平面与定序器。复数个平面之各者具有复数个作为记忆胞之集合之区块。定序器运行第1动作、及较第1动作短之第2动作。定序器当接收指示第1动作之运行之第1指令集时运行上述第1动作。定序器于运行第1动作之期间接收指示第2动作之运行之第2指令集时，基于作为第1动作之对象之区块之位址与作为第2动作之对象之区块之位址，暂停第1动作而运行第2动作或与第1动作并行地运行第2动作。

2. 发明专利

TW201904021A 記憶體裝置审中-公开
简体标题：内存设备
公开(公告)号：TW201904021A
公开(公告)日：2019-01-16
申请号：TW107132677
申请日：2016-11-09
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊東幹彥 , ITO,MIKIHIKO , 小柳勝 , KOYANAGI,MASARU , 中谷真史 , NAKATANI,MASAFUMI , 吉原正浩 , YOSHIHARA,MASAHIRO , 奧野晋也 , OKUNO,SHINYA , 長坂繁輝 , NAGASAKA, SHIGEKI
IPC分类号： H01L27/10
摘要：本實施形態之記憶體裝置包含：第1記憶晶片，其包含第1電路、第1端子及第2端子；第2記憶晶片，其包含第2電路、及第3端子；及介面晶片，其包含第1及第2電壓產生電路。上述第2記憶晶片係設置於上述第1記憶晶片上方，且上述介面晶片係設置於上述第1記憶晶片下方。上述第1端子之第1端部係連接於上述第1電路，上述第1端子之第2端部係連接於上述第1電壓產生電路。上述第2端子之第3端部係連接於上述第3端子，上述第2端子之第4端部係連接於上述第2電壓產生電路。上述第3端子之第5端部係連接於上述第2電路，上述第3端子之第6端部係經由上述第2端子而連接於上述第2電壓產生電路。於相對於上述第1記憶晶片之表面垂直之方向上，上述第3端部不與上述第4端部重疊，上述第3端部與上述第6端部重疊。
简体摘要：本实施形态之内存设备包含：第1记忆芯片，其包含第1电路、第1端子及第2端子；第2记忆芯片，其包含第2电路、及第3端子；及界面芯片，其包含第1及第2电压产生电路。上述第2记忆芯片系设置于上述第1记忆芯片上方，且上述界面芯片系设置于上述第1记忆芯片下方。上述第1端子之第1端部系连接于上述第1电路，上述第1端子之第2端部系连接于上述第1电压产生电路。上述第2端子之第3端部系连接于上述第3端子，上述第2端子之第4端部系连接于上述第2电压产生电路。上述第3端子之第5端部系连接于上述第2电路，上述第3端子之第6端部系经由上述第2端子而连接于上述第2电压产生电路。于相对于上述第1记忆芯片之表面垂直之方向上，上述第3端部不与上述第4端部重叠，上述第3端部与上述第6端部重叠。

3. 发明专利

TWI698976B 記憶體裝置有权
简体标题：内存设备
公开(公告)号：TWI698976B
公开(公告)日：2020-07-11
申请号：TW107132677
申请日：2016-11-09
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊東幹彥 , ITO,MIKIHIKO , 小柳勝 , KOYANAGI,MASARU , 中谷真史 , NAKATANI,MASAFUMI , 吉原正浩 , YOSHIHARA,MASAHIRO , 奧野晋也 , OKUNO,SHINYA , 長坂繁輝 , NAGASAKA, SHIGEKI
IPC分类号： H01L27/10

4. 发明专利

TWI641109B 記憶體裝置有权
简体标题：内存设备
公开(公告)号：TWI641109B
公开(公告)日：2018-11-11
申请号：TW105136364
申请日：2016-11-09
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊東幹彥 , ITO, MIKIHIKO , 小柳勝 , KOYANAGI, MASARU , 中谷真史 , NAKATANI, MASAFUMI , 吉原正浩 , YOSHIHARA, MASAHIRO , 奧野晋也 , OKUNO, SHINYA , 長繁輝 , NAGASAKA, SHIGEKI
IPC分类号： H01L27/10

5. 发明专利

TW201822341A 記憶體裝置审中-公开
简体标题：内存设备
公开(公告)号：TW201822341A
公开(公告)日：2018-06-16
申请号：TW105136364
申请日：2016-11-09
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊東幹彥 , ITO, MIKIHIKO , 小柳勝 , KOYANAGI, MASARU , 中谷真史 , NAKATANI, MASAFUMI , 吉原正浩 , YOSHIHARA, MASAHIRO , 奧野晋也 , OKUNO, SHINYA , 長坂繁輝 , NAGASAKA, SHIGEKI
IPC分类号： H01L27/10
摘要：本實施形態之記憶體裝置包含：第1記憶晶片，其包含第1電路、第1端子及第2端子；第2記憶晶片，其包含第2電路、及第3端子；及介面晶片，其包含第1及第2電壓產生電路。上述第2記憶晶片係設置於上述第1記憶晶片上方，且上述介面晶片係設置於上述第1記憶晶片下方。上述第1端子之第1端部係連接於上述第1電路，上述第1端子之第2端部係連接於上述第1電壓產生電路。上述第2端子之第3端部係連接於上述第3端子，上述第2端子之第4端部係連接於上述第2電壓產生電路。上述第3端子之第5端部係連接於上述第2電路，上述第3端子之第6端部係經由上述第2端子而連接於上述第2電壓產生電路。於相對於上述第1記憶晶片之表面垂直之方向上，上述第3端部不與上述第4端部重疊，上述第3端部與上述第6端部重疊。
简体摘要：本实施形态之内存设备包含：第1记忆芯片，其包含第1电路、第1端子及第2端子；第2记忆芯片，其包含第2电路、及第3端子；及界面芯片，其包含第1及第2电压产生电路。上述第2记忆芯片系设置于上述第1记忆芯片上方，且上述界面芯片系设置于上述第1记忆芯片下方。上述第1端子之第1端部系连接于上述第1电路，上述第1端子之第2端部系连接于上述第1电压产生电路。上述第2端子之第3端部系连接于上述第3端子，上述第2端子之第4端部系连接于上述第2电压产生电路。上述第3端子之第5端部系连接于上述第2电路，上述第3端子之第6端部系经由上述第2端子而连接于上述第2电压产生电路。于相对于上述第1记忆芯片之表面垂直之方向上，上述第3端部不与上述第4端部重叠，上述第3端部与上述第6端部重叠。

6. 发明专利

TWI601146B 半導體記憶體裝置有权
简体标题：半导体内存设备
公开(公告)号：TWI601146B
公开(公告)日：2017-10-01
申请号：TW104132234
申请日：2015-09-30
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：原田佳和 , HARADA, YOSHIKAZU , 吉原正浩 , YOSHIHARA, MASAHIRO , 安彦尚文 , ABIKO, NAOFUMI
IPC分类号： G11C16/34 , G11C11/56 , G11C16/10 , G11C16/26 , G11C16/32
CPC分类号： G11C16/3459 , G11C11/5628 , G11C11/5671 , G11C16/0483 , G11C16/10 , G11C16/26 , G11C16/32 , G11C16/3427 , G11C16/3445 , G11C2211/5621

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