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1. 发明专利

TW202004744A 半導體記憶裝置及記憶體系統审中-公开
简体标题：半导体记忆设备及内存系统
公开(公告)号：TW202004744A
公开(公告)日：2020-01-16
申请号：TW107124633
申请日：2018-07-17
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：佐藤淳一 , SATO, JUNICHI , 菅原昭雄 , SUGAHARA, AKIO
IPC分类号： G11C7/06 , G11C11/419
摘要：實施形態提供一種於暫時中斷編程動作而進行讀出動作之序列中能夠提昇性能的半導體記憶裝置及記憶體系統。實施形態之半導體記憶裝置包含：第1及第2平面；與第1平面對應而設置之第1感測放大器、第1鎖存電路、及第2鎖存電路；與第2平面對應而設置之第2感測放大器、第3鎖存電路、及第4鎖存電路；及控制電路24。控制電路24連續地自外部接收編程指令及讀出指令，將第1鎖存電路之讀出資料與第2鎖存電路之編程資料進行交換，將第2鎖存電路之讀出資料輸出至外部，於自外部接收到傳輸指令之情形時，將第1鎖存電路之編程資料傳輸至第2鎖存電路。
简体摘要：实施形态提供一种于暂时中断编程动作而进行读出动作之串行中能够提升性能的半导体记忆设备及内存系统。实施形态之半导体记忆设备包含：第1及第2平面；与第1平面对应而设置之第1传感放大器、第1锁存电路、及第2锁存电路；与第2平面对应而设置之第2传感放大器、第3锁存电路、及第4锁存电路；及控制电路24。控制电路24连续地自外部接收编程指令及读出指令，将第1锁存电路之读出数据与第2锁存电路之编程数据进行交换，将第2锁存电路之读出数据输出至外部，于自外部接收到传输指令之情形时，将第1锁存电路之编程数据传输至第2锁存电路。

2. 发明专利

TW202018720A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW202018720A
公开(公告)日：2020-05-16
申请号：TW108106688
申请日：2019-02-27
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：菅原昭雄 , SUGAHARA, AKIO , 今本哲広 , IMAMOTO, AKIHIRO , 渡邉稔史 , WATANABE, TOSHIFUMI , 栫真己 , KAKOI, MAMI , 增田考平 , MASUDA, KOHEI , 吉原正浩 , YOSHIHARA, MASAHIRO , 安彥尚文 , ABIKO, NAOFUMI
IPC分类号： G11C16/34 , G11C11/34
摘要：實施形態之半導體記憶裝置包含複數個平面與定序器。複數個平面之各者具有複數個作為記憶胞之集合之區塊。定序器執行第1動作、及較第1動作短之第2動作。定序器當接收指示第1動作之執行之第1指令集時執行上述第1動作。定序器於執行第1動作之期間接收指示第2動作之執行之第2指令集時，基於作為第1動作之對象之區塊之位址與作為第2動作之對象之區塊之位址，暫停第1動作而執行第2動作或與第1動作並行地執行第2動作。
简体摘要：实施形态之半导体记忆设备包含复数个平面与定序器。复数个平面之各者具有复数个作为记忆胞之集合之区块。定序器运行第1动作、及较第1动作短之第2动作。定序器当接收指示第1动作之运行之第1指令集时运行上述第1动作。定序器于运行第1动作之期间接收指示第2动作之运行之第2指令集时，基于作为第1动作之对象之区块之位址与作为第2动作之对象之区块之位址，暂停第1动作而运行第2动作或与第1动作并行地运行第2动作。

3. 发明专利

TWI688966B 半導體記憶裝置及記憶體系統有权
简体标题：半导体记忆设备及内存系统
公开(公告)号：TWI688966B
公开(公告)日：2020-03-21
申请号：TW107124633
申请日：2018-07-17
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：佐藤淳一 , SATO, JUNICHI , 菅原昭雄 , SUGAHARA, AKIO
IPC分类号： G11C7/06 , G11C11/419

4. 发明专利

TW202011584A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW202011584A
公开(公告)日：2020-03-16
申请号：TW107143290
申请日：2018-12-03
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：今本哲広 , IMAMOTO, AKIHIRO , 菅原昭雄 , SUGAHARA, AKIO
IPC分类号： H01L27/1157 , G11C7/10 , G11C7/12
摘要：本發明之實施形態提供一種能夠抑制寫入動作之潛時增加之半導體記憶裝置。實施形態之半導體記憶裝置具備：第1記憶體面及第2記憶體面，其等各自包含含有複數個記憶胞之記憶胞陣列；輸入輸出電路，其以自控制器接收要寫入至上述記憶胞陣列之資料之方式構成；以及控制電路。上述第1記憶體面進而包含：第1感測放大器電路，其電性連接於上述第1記憶體面內之上述複數個記憶胞中之第1記憶胞；及第1鎖存電路，其串聯連接於上述輸入輸出電路與上述第1感測放大器電路之間。上述控制電路構成為，當接收到指示對上述第1記憶胞之第1寫入動作之第1指令時，於伴隨上述第1寫入動作之上述第1鎖存電路之使用完成之前受理第2指令，上述第2指令指示對上述第2記憶體面內之上述複數個記憶胞中之第2記憶胞之第2寫入動作。
简体摘要：本发明之实施形态提供一种能够抑制写入动作之潜时增加之半导体记忆设备。实施形态之半导体记忆设备具备：第1内存面及第2内存面，其等各自包含含有复数个记忆胞之记忆胞数组；输入输出电路，其以自控制器接收要写入至上述记忆胞数组之数据之方式构成；以及控制电路。上述第1内存面进而包含：第1传感放大器电路，其电性连接于上述第1内存面内之上述复数个记忆胞中之第1记忆胞；及第1锁存电路，其串联连接于上述输入输出电路与上述第1传感放大器电路之间。上述控制电路构成为，当接收到指示对上述第1记忆胞之第1写入动作之第1指令时，于伴随上述第1写入动作之上述第1锁存电路之使用完成之前受理第2指令，上述第2指令指示对上述第2内存面内之上述复数个记忆胞中之第2记忆胞之第2写入动作。

5. 发明专利

TWI665682B 半導體記憶裝置及記憶體系統有权
简体标题：半导体记忆设备及内存系统
公开(公告)号：TWI665682B
公开(公告)日：2019-07-11
申请号：TW106104394
申请日：2017-02-10
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：宇都宮裕子 , UTSUNOMIYA, YUKO , 清水孝洋 , SHIMIZU, TAKAHIRO , 進藤佳彥 , SHINDO, YOSHIHIKO , 菅原昭雄 , SUGAHARA, AKIO , 山村俊雄 , YAMAMURA, TOSHIO
IPC分类号： G11C7/06 , G11C16/26

6. 发明专利

TW201812750A 半導體記憶裝置及記憶體系統审中-公开
简体标题：半导体记忆设备及内存系统
公开(公告)号：TW201812750A
公开(公告)日：2018-04-01
申请号：TW106104394
申请日：2017-02-10
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：宇都宮裕子 , UTSUNOMIYA, YUKO , 清水孝洋 , SHIMIZU, TAKAHIRO , 進藤佳彥 , SHINDO, YOSHIHIKO , 菅原昭雄 , SUGAHARA, AKIO , 山村俊雄 , YAMAMURA, TOSHIO
IPC分类号： G11C7/06 , G11C16/26
CPC分类号： G11C16/3459 , G06F3/0619 , G06F3/065 , G06F3/067 , G06F11/1451 , G06F11/1469 , G06F2201/84 , G11C7/1048 , G11C7/1087 , G11C7/1096 , G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/10 , G11C16/26 , G11C2216/20
摘要：本發明之實施形態提供一種可於使用保持有寫入動作重新開始所需之資料之閂鎖電路執行讀取動作之後，重新開始寫入動作之半導體記憶裝置及記憶體系統。一實施形態之半導體記憶裝置具備：第1感測放大器單元，其包含可保持資料之第1閂鎖電路；及控制部。上述控制部執行如下動作：第1動作，其於寫入動作中斷後且接收指示讀取動作之第1指令前，將保持於上述第1閂鎖電路、且包含上述中斷之寫入動作之驗證結果之第1資料傳送至上述第1感測放大器單元之外部；及第2動作，其於上述讀取動作結束後且接收指示重新開始上述中斷之寫入動作之第2指令前，將傳送至上述第1感測放大器單元之外部之第1資料傳送至上述第1閂鎖電路。
简体摘要：本发明之实施形态提供一种可于使用保持有写入动作重新开始所需之数据之闩锁电路运行读取动作之后，重新开始写入动作之半导体记忆设备及内存系统。一实施形态之半导体记忆设备具备：第1传感放大器单元，其包含可保持数据之第1闩锁电路；及控制部。上述控制部运行如下动作：第1动作，其于写入动作中断后且接收指示读取动作之第1指令前，将保持于上述第1闩锁电路、且包含上述中断之写入动作之验证结果之第1数据发送至上述第1传感放大器单元之外部；及第2动作，其于上述读取动作结束后且接收指示重新开始上述中断之写入动作之第2指令前，将发送至上述第1传感放大器单元之外部之第1数据发送至上述第1闩锁电路。

7. 发明专利

TWI608349B 記憶裝置有权
简体标题：记忆设备
公开(公告)号：TWI608349B
公开(公告)日：2017-12-11
申请号：TW105122160
申请日：2016-07-13
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：菅原昭雄 , SUGAHARA, AKIO , 長井裕士 , NAGAI, YUJI
IPC分类号： G06F12/00

8. 发明专利

TW201832240A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW201832240A
公开(公告)日：2018-09-01
申请号：TW106122634
申请日：2017-07-06
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：葛西駿 , KASAI, HAYAO , 永尾理 , NAGAO, OSAMU , 本間充祥 , HONMA, MITSUAKI , 原田佳和 , HARADA, YOSHIKAZU , 菅原昭雄 , SUGAHARA, AKIO
IPC分类号： G11C16/10 , G11C16/26
摘要：實施形態之半導體記憶裝置具有記憶胞MT、位元線BL及感測放大器15。寫入動作重複包含編程與第1及第2驗證之編程循環。編程包含：第1編程，其於第1驗證失敗之情形時執行；及第2編程，其於第1驗證通過但第2驗證失敗之情形時執行。第2驗證基於第1條件而執行。於未中斷寫入動作之情形時，第1驗證基於與第1條件不同之第2條件而執行，於已中斷寫入動作之情形時，重新開始寫入動作後之最初之第1驗證基於與第1及第2條件不同之第3條件而執行。
简体摘要：实施形态之半导体记忆设备具有记忆胞MT、比特线BL及传感放大器15。写入动作重复包含编程与第1及第2验证之编程循环。编程包含：第1编程，其于第1验证失败之情形时运行；及第2编程，其于第1验证通过但第2验证失败之情形时运行。第2验证基于第1条件而运行。于未中断写入动作之情形时，第1验证基于与第1条件不同之第2条件而运行，于已中断写入动作之情形时，重新开始写入动作后之最初之第1验证基于与第1及第2条件不同之第3条件而运行。

9. 发明专利

TW201810041A 記憶裝置审中-公开
简体标题：记忆设备
公开(公告)号：TW201810041A
公开(公告)日：2018-03-16
申请号：TW105122160
申请日：2016-07-13
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：菅原昭雄 , SUGAHARA, AKIO , 長井裕士 , NAGAI, YUJI
IPC分类号： G06F12/00
摘要：本發明之記憶裝置包含：記憶胞陣列，其記憶資料；控制電路，其應答指令而控制記憶胞陣列；及接收器，其係基於第1信號、第2信號、或位址及指令之運算結果而變成啟動狀態，而可接收指令或資料。
简体摘要：本发明之记忆设备包含：记忆胞数组，其记忆数据；控制电路，其应答指令而控制记忆胞数组；及接收器，其系基于第1信号、第2信号、或位址及指令之运算结果而变成启动状态，而可接收指令或数据。

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