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1. 发明专利

TWI695484B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI695484B
公开(公告)日：2020-06-01
申请号：TW107124767
申请日：2018-07-18
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：築山慧至 , TSUKIYAMA, SATOSHI , 小柳勝 , KOYANAGI, MASARU , 伊東幹彦 , ITO, MIKIHIKO , 河崎一茂 , KAWASAKI, KAZUSHIGE
IPC分类号： H01L27/105 , H01L21/60

2. 发明专利

TWI691845B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI691845B
公开(公告)日：2020-04-21
申请号：TW106104202
申请日：2017-02-09
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊東幹彦 , ITO, MIKIHIKO , 小柳勝 , KOYANAGI, MASARU
IPC分类号： G06F13/16 , G11C16/06 , G11C5/00

3. 发明专利

TW202011210A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW202011210A
公开(公告)日：2020-03-16
申请号：TW108123308
申请日：2017-02-09
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊東幹彦 , ITO, MIKIHIKO , 小柳勝 , KOYANAGI, MASARU
IPC分类号： G06F13/16 , G11C16/06 , G11C5/00
摘要：本發明之實施形態提供一種可提高動作可靠性之半導體裝置。實施形態之半導體裝置具有：複數個第1輸入輸出電路，其等用於第1通道；複數個第1輸入輸出墊，其等各自對應於複數個第1輸入輸出電路；複數個第2輸入輸出電路，其等用於第1通道；複數個第2輸入輸出墊，其等各自對應於複數個第2輸入輸出電路；及輸入電路，其配置於複數個第1輸入輸出墊之行與複數個第2輸入輸出墊之行之間，進行將來自複數個第1輸入輸出電路及複數個第2輸入輸出電路之資料向記憶體之輸入。於記憶體中，基於輸入之時脈信號之上升及下降，而取得自複數個第1輸入輸出墊及複數個第2輸入輸出墊向記憶體輸入之資料。
简体摘要：本发明之实施形态提供一种可提高动作可靠性之半导体设备。实施形态之半导体设备具有：复数个第1输入输出电路，其等用于第1信道；复数个第1输入输出垫，其等各自对应于复数个第1输入输出电路；复数个第2输入输出电路，其等用于第1信道；复数个第2输入输出垫，其等各自对应于复数个第2输入输出电路；及输入电路，其配置于复数个第1输入输出垫之行与复数个第2输入输出垫之行之间，进行将来自复数个第1输入输出电路及复数个第2输入输出电路之数据向内存之输入。于内存中，基于输入之时脉信号之上升及下降，而取得自复数个第1输入输出垫及复数个第2输入输出垫向内存输入之数据。

4. 发明专利

TWI701556B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI701556B
公开(公告)日：2020-08-11
申请号：TW108123308
申请日：2017-02-09
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊東幹彦 , ITO, MIKIHIKO , 小柳勝 , KOYANAGI, MASARU
IPC分类号： G06F13/16 , G11C16/06 , G11C5/00

5. 发明专利

TWI641109B 記憶體裝置有权
简体标题：内存设备
公开(公告)号：TWI641109B
公开(公告)日：2018-11-11
申请号：TW105136364
申请日：2016-11-09
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊東幹彥 , ITO, MIKIHIKO , 小柳勝 , KOYANAGI, MASARU , 中谷真史 , NAKATANI, MASAFUMI , 吉原正浩 , YOSHIHARA, MASAHIRO , 奧野晋也 , OKUNO, SHINYA , 長繁輝 , NAGASAKA, SHIGEKI
IPC分类号： H01L27/10

6. 发明专利

TWI687936B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI687936B
公开(公告)日：2020-03-11
申请号：TW107124451
申请日：2018-07-16
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：平嶋康伯 , HIRASHIMA, YASUHIRO , 小柳勝 , KOYANAGI, MASARU , 伊東幹彦 , ITO, MIKIHIKO , 白石圭 , SHIRAISHI, KEI , 渡邊郁弥 , WATANABE, FUMIYA
IPC分类号： G11C7/10 , G11C16/06

7. 发明专利

TW201836028A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201836028A
公开(公告)日：2018-10-01
申请号：TW106126197
申请日：2017-08-03
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：河崎一茂 , KAWASAKI, KAZUSHIGE , 伊東幹彦 , ITO, MIKIHIKO , 小柳勝 , KOYANAGI, MASARU
IPC分类号： H01L21/60 , H01L21/768
摘要：本發明之實施形態提供一種可縮短貫通電極與外部端子之間之配線長度之半導體裝置。根據本發明之一實施形態，具備第1晶片、第2晶片及基板。第1晶片設置有貫通電極。第2晶片配置有與上述貫通電極電性連接之第1端子。基板於第1面配置有電性連接於上述1端子之第2端子。自相對於上述基板之第1面垂直之方向觀察時，上述第1端子配置於較上述第2端子更靠內側，且上述貫通電極配置於較上述第1端子更靠內側。上述第1端子具備複數個第1輸入輸出端子。上述第2端子具備複數個第2輸入輸出端子。對上述第1輸入輸出端子及上述第2輸入輸出端子可輸入資料及時脈中之至少任1者。
简体摘要：本发明之实施形态提供一种可缩短贯通电极与外部端子之间之配线长度之半导体设备。根据本发明之一实施形态，具备第1芯片、第2芯片及基板。第1芯片设置有贯通电极。第2芯片配置有与上述贯通电极电性连接之第1端子。基板于第1面配置有电性连接于上述1端子之第2端子。自相对于上述基板之第1面垂直之方向观察时，上述第1端子配置于较上述第2端子更靠内侧，且上述贯通电极配置于较上述第1端子更靠内侧。上述第1端子具备复数个第1输入输出端子。上述第2端子具备复数个第2输入输出端子。对上述第1输入输出端子及上述第2输入输出端子可输入数据及时脉中之至少任1者。

8. 发明专利

TW201823999A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201823999A
公开(公告)日：2018-07-01
申请号：TW106104202
申请日：2017-02-09
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊東幹彦 , ITO, MIKIHIKO , 小柳勝 , KOYANAGI, MASARU
IPC分类号： G06F13/16 , G11C16/06 , G11C5/00
摘要：本發明之實施形態提供一種可提高動作可靠性之半導體裝置。實施形態之半導體裝置具有：複數個第1輸入輸出電路，其等用於第1通道；複數個第1輸入輸出墊，其等各自對應於複數個第1輸入輸出電路；複數個第2輸入輸出電路，其等用於第1通道；複數個第2輸入輸出墊，其等各自對應於複數個第2輸入輸出電路；及輸入電路，其配置於複數個第1輸入輸出墊之行與複數個第2輸入輸出墊之行之間，進行將來自複數個第1輸入輸出電路及複數個第2輸入輸出電路之資料向記憶體之輸入。於記憶體中，基於輸入之時脈信號之上升及下降，而取得自複數個第1輸入輸出墊及複數個第2輸入輸出墊向記憶體輸入之資料。
简体摘要：本发明之实施形态提供一种可提高动作可靠性之半导体设备。实施形态之半导体设备具有：复数个第1输入输出电路，其等用于第1信道；复数个第1输入输出垫，其等各自对应于复数个第1输入输出电路；复数个第2输入输出电路，其等用于第1信道；复数个第2输入输出垫，其等各自对应于复数个第2输入输出电路；及输入电路，其配置于复数个第1输入输出垫之行与复数个第2输入输出垫之行之间，进行将来自复数个第1输入输出电路及复数个第2输入输出电路之数据向内存之输入。于内存中，基于输入之时脉信号之上升及下降，而取得自复数个第1输入输出垫及复数个第2输入输出垫向内存输入之数据。

9. 发明专利

TW201822341A 記憶體裝置审中-公开
简体标题：内存设备
公开(公告)号：TW201822341A
公开(公告)日：2018-06-16
申请号：TW105136364
申请日：2016-11-09
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊東幹彥 , ITO, MIKIHIKO , 小柳勝 , KOYANAGI, MASARU , 中谷真史 , NAKATANI, MASAFUMI , 吉原正浩 , YOSHIHARA, MASAHIRO , 奧野晋也 , OKUNO, SHINYA , 長坂繁輝 , NAGASAKA, SHIGEKI
IPC分类号： H01L27/10
摘要：本實施形態之記憶體裝置包含：第1記憶晶片，其包含第1電路、第1端子及第2端子；第2記憶晶片，其包含第2電路、及第3端子；及介面晶片，其包含第1及第2電壓產生電路。上述第2記憶晶片係設置於上述第1記憶晶片上方，且上述介面晶片係設置於上述第1記憶晶片下方。上述第1端子之第1端部係連接於上述第1電路，上述第1端子之第2端部係連接於上述第1電壓產生電路。上述第2端子之第3端部係連接於上述第3端子，上述第2端子之第4端部係連接於上述第2電壓產生電路。上述第3端子之第5端部係連接於上述第2電路，上述第3端子之第6端部係經由上述第2端子而連接於上述第2電壓產生電路。於相對於上述第1記憶晶片之表面垂直之方向上，上述第3端部不與上述第4端部重疊，上述第3端部與上述第6端部重疊。
简体摘要：本实施形态之内存设备包含：第1记忆芯片，其包含第1电路、第1端子及第2端子；第2记忆芯片，其包含第2电路、及第3端子；及界面芯片，其包含第1及第2电压产生电路。上述第2记忆芯片系设置于上述第1记忆芯片上方，且上述界面芯片系设置于上述第1记忆芯片下方。上述第1端子之第1端部系连接于上述第1电路，上述第1端子之第2端部系连接于上述第1电压产生电路。上述第2端子之第3端部系连接于上述第3端子，上述第2端子之第4端部系连接于上述第2电压产生电路。上述第3端子之第5端部系连接于上述第2电路，上述第3端子之第6端部系经由上述第2端子而连接于上述第2电压产生电路。于相对于上述第1记忆芯片之表面垂直之方向上，上述第3端部不与上述第4端部重叠，上述第3端部与上述第6端部重叠。

10. 发明专利

TWI648801B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI648801B
公开(公告)日：2019-01-21
申请号：TW106126197
申请日：2017-08-03
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：河崎一茂 , KAWASAKI, KAZUSHIGE , 伊東幹彦 , ITO, MIKIHIKO , 小柳勝 , KOYANAGI, MASARU
IPC分类号： H01L21/60 , H01L21/768

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