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2. 发明专利

TW201904021A 記憶體裝置审中-公开
简体标题：内存设备
公开(公告)号：TW201904021A
公开(公告)日：2019-01-16
申请号：TW107132677
申请日：2016-11-09
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊東幹彥 , ITO,MIKIHIKO , 小柳勝 , KOYANAGI,MASARU , 中谷真史 , NAKATANI,MASAFUMI , 吉原正浩 , YOSHIHARA,MASAHIRO , 奧野晋也 , OKUNO,SHINYA , 長坂繁輝 , NAGASAKA, SHIGEKI
IPC分类号： H01L27/10
摘要：本實施形態之記憶體裝置包含：第1記憶晶片，其包含第1電路、第1端子及第2端子；第2記憶晶片，其包含第2電路、及第3端子；及介面晶片，其包含第1及第2電壓產生電路。上述第2記憶晶片係設置於上述第1記憶晶片上方，且上述介面晶片係設置於上述第1記憶晶片下方。上述第1端子之第1端部係連接於上述第1電路，上述第1端子之第2端部係連接於上述第1電壓產生電路。上述第2端子之第3端部係連接於上述第3端子，上述第2端子之第4端部係連接於上述第2電壓產生電路。上述第3端子之第5端部係連接於上述第2電路，上述第3端子之第6端部係經由上述第2端子而連接於上述第2電壓產生電路。於相對於上述第1記憶晶片之表面垂直之方向上，上述第3端部不與上述第4端部重疊，上述第3端部與上述第6端部重疊。
简体摘要：本实施形态之内存设备包含：第1记忆芯片，其包含第1电路、第1端子及第2端子；第2记忆芯片，其包含第2电路、及第3端子；及界面芯片，其包含第1及第2电压产生电路。上述第2记忆芯片系设置于上述第1记忆芯片上方，且上述界面芯片系设置于上述第1记忆芯片下方。上述第1端子之第1端部系连接于上述第1电路，上述第1端子之第2端部系连接于上述第1电压产生电路。上述第2端子之第3端部系连接于上述第3端子，上述第2端子之第4端部系连接于上述第2电压产生电路。上述第3端子之第5端部系连接于上述第2电路，上述第3端子之第6端部系经由上述第2端子而连接于上述第2电压产生电路。于相对于上述第1记忆芯片之表面垂直之方向上，上述第3端部不与上述第4端部重叠，上述第3端部与上述第6端部重叠。

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