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11. 发明公开

KR1020120042706A 반도체 집적 회로 장치 有权
标题翻译：半导体集成电路设备
公开(公告)号：KR1020120042706A
公开(公告)日：2012-05-03
申请号：KR1020110141006
申请日：2011-12-23
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 오사다겐이찌 , 이시바시고이찌로 , 사이또요시까즈 , 니시다아끼오 , 나까미찌마사루 , 기따이나오끼
IPC分类号： G11C11/41 , G11C11/412 , G11C11/413
CPC分类号： G11C11/412 , G11C11/40 , G11C11/413 , G11C11/418 , H01L21/823475 , H01L21/823493 , H01L21/823814 , H01L21/82385 , H01L27/088 , H01L27/092 , H01L27/105 , H01L27/1052 , H01L27/11 , H01L27/1104 , H01L27/1116 , H03K19/0016
摘要： PURPOSE: A semiconductor integrated circuit device is provided to reduce a gate tunnel leakage current when a voltage applied between a gate and a source is dropped. CONSTITUTION: A plurality of static memory cells include a first P channel type MOS transistor(MP102), a first N channel type MOS transistor(MN102), a second P channel type MOS transistor(MP103), and a second N channel type MOS transistor. A power voltage control circuit includes a third N channel type MOS transistor and controls the voltage of the plurality of static memory cells. The power voltage control circuit controls the power of a first voltage in an operation state and controls the power of a second voltage in a standby state.
摘要翻译：目的：提供一种半导体集成电路器件，用于在施加在栅极和源极之间的电压下降时减小栅极隧道泄漏电流。构成：多个静态存储单元包括第一P沟道型MOS晶体管（MP102），第一N沟道型MOS晶体管（MN102），第二P沟道型MOS晶体管（MP103）和第二N沟道型MOS晶体管。电源电压控制电路包括第三N沟道型MOS晶体管，并控制多个静态存储单元的电压。电源电压控制电路在操作状态下控制第一电压的功率，并且在待机状态下控制第二电压的功率。

12. 实用新型

KR2020120000233U 멤리스터 소자를 적용한 비휘발성 정적 랜덤 액세스 메모리 셀 失效
标题翻译：包含忆阻元件的非易失性静态随机存取存储单元
公开(公告)号：KR2020120000233U
公开(公告)日：2012-01-05
申请号：KR2020110009630
申请日：2011-10-31
申请人： 충북대학교 산학협력단
发明人： 유영갑 , 전수철
IPC分类号： G11C11/4193 , G11C11/41
CPC分类号： G11C11/417 , G11C5/06 , G11C7/18 , G11C8/14 , G11C14/009
摘要： 멤리스터소자를이용하여전원의공급이차단되더라도 SRAM 메모리셀(cell)에저장되어있던데이터들을다시복원할수 있도록하기위한비휘발성의특성을갖는정적랜덤액세스메모리셀이개시된다. 본발명은 SRAM 메모리셀에있어서, 전원전압(Vdd)과부하소자사이에한 쌍의멤리스터(memristor)소자를추가하여 SRAM 메모리셀에공급되는전원전압(Vdd)이차단되면 SRAM 메모리셀의래치에존재하는데이터를읽어들여멤리스터소자에저장하고, 전원전압(Vdd)의공급이재개되면한 쌍의멤리스터소자내부의저항차에의하여 SRAM 메모리셀의래치에저장되었던값을복원시키도록동작하는것을특징으로한다.

13. 发明公开

KR1020110020973A 멤리스터 소자를 적용한 비휘발성 정적 랜덤 액세스 메모리 셀 无效
标题翻译：非易失性静态随机访问存储器单元包含仪器元件
公开(公告)号：KR1020110020973A
公开(公告)日：2011-03-04
申请号：KR1020090078478
申请日：2009-08-25
申请人： 충북대학교 산학협력단
发明人： 유영갑 , 전수철
IPC分类号： G11C11/4193 , G11C11/00 , G11C11/41
CPC分类号： G11C11/412 , G11C11/413 , G11C14/0054
摘要： PURPOSE: A non-volatile static random access memory cell comprising memristor element is provided to prevent data recorded in a SRAM memory cell from being erased even if power is intercepted. CONSTITUTION: A pair of memristor elements(50,60) is added between a power supply voltage and a load element. The power supply voltage is provided to an SRAM memory cell. The power supply voltage is blocked. Data existing in a latch circuit is stored in the memristor device. The supply of the power supply voltage is applied again The data saved in the latch circuit is restored.
摘要翻译：目的：提供一种包括忆阻器元件的非易失性静态随机存取存储单元，以防止即使电源被截取，记录在SRAM存储单元中的数据被擦除。构成：在电源电压和负载元件之间添加一对忆阻元件（50,60）。将电源电压提供给SRAM存储单元。电源电压被阻塞。存储在锁存电路中的数据被存储在忆阻器中。再次施加电源电压供应恢复保存在锁存电路中的数据。

14. 发明公开

KR1020100101148A 반도체 메모리 및 프로그램 有权
标题翻译：半导体存储器和程序
公开(公告)号：KR1020100101148A
公开(公告)日：2010-09-16
申请号：KR1020107016180
申请日：2009-01-07
申请人： 코에키자이단호우진 신산교소우조우 겐큐키코
发明人： 요시모토마사히코 , 카와구치히로시 , 후지와라히데히로 , 오쿠무라슌스케
IPC分类号： G11C11/41 , G11C11/412
CPC分类号： G11C11/4125 , G11C5/005
摘要： 애플리케이션이나 메모리 상황에 따라 메모리 셀의 비트 신뢰성을 동적으로 변화시키는 것이 가능하고, 동작의 안정성을 확보해서 저소비 전력화 및 고신뢰성화를 실현 가능한 메모리를 제공한다. 1비트가 1개의 메모리 셀로 구성되는 모드(1비트/1셀 모드)와 1비트가 n(n는 2 이상)개의 메모리 셀을 연결해 구성되는 모드(1비트/n셀 모드)를 동적으로 전환한다. 1비트/n셀 모드로 전환하는 것에 의해, 1 비드의 판독/기록 안정성의 증대 및 판독 동작의 셀 전류의 증대(판독 동작의 고속화 )를 행하고, 또, 비트 에러의 자기 복원을 행한다. 특히, 인접하는 n개의 메모리 셀의 데이터 유지 노드 사이에 1쌍의 CMOS 트랜지스터와, 상기 CMOS 트랜지스터가 도통하도록 제어하는 1개의 제어 라인을 더 추가해서 워드 라인(WL)을 제어하는 것으로, 더욱 동작의 안정성을 향상한다.

15. 发明公开

KR1020100093915A 캐쉬 메모리 有权
标题翻译：高速缓存存储器
公开(公告)号：KR1020100093915A
公开(公告)日：2010-08-26
申请号：KR1020090013067
申请日：2009-02-17
申请人： 고려대학교 산학협력단
发明人： 정성우 , 공준호
IPC分类号： G11C11/41 , G11C8/08 , G11C8/10
CPC分类号： G11C8/08 , G11C11/418 , G11C8/10 , G11C8/18
摘要： PURPOSE: By sanctioning the enforcement voltage signal when accessing the word line having the cache memory is the access time failure the access time delay of the word line is reduced and the access failure of the cache memory can be minimized. CONSTITUTION: It decodes the inputted address signal and the row decoder(10) outputs. Whether the cell having the word line voltage control logic(50) is the access time failure in the word line is included or not the basis voltage signal is outputted according to whether or not. The split wordline driver is connected to the output lines of the row decoder one-to-one. The split wordline driver(20) supplies the basis voltage signal or the enforcement voltage signal outputted from the word line voltage control logic to word lines.
摘要翻译：目的：通过对访问具有高速缓冲存储器的字线进行访问时间故障的强制电压信号进行制裁，减少了字线的访问时间延迟，并使缓存存储器的访问失败最小化。构成：对输入的地址信号和行解码器（10）输出进行解码。是否包括具有字线电压控制逻辑（50）的单元是字线中的存取时间故障是否根据是否输出基准电压信号。分割字线驱动器一行一对地连接到行解码器的输出行。分割字线驱动器（20）将从字线电压控制逻辑输出的基准电压信号或强制电压信号提供给字线。

16. 发明授权

KR100951732B1 상이한 성능에 사용되는 회로 레이아웃 및 방법 有权
标题翻译：不同性能和方法的电路布局
公开(公告)号：KR100951732B1
公开(公告)日：2010-04-08
申请号：KR1020080009278
申请日：2008-01-29
申请人： 인피니언 테크놀로지스 아게
发明人： 바우어,플로리안 , 파차,크리스티안
IPC分类号： G11C11/41
CPC分类号： H01L27/0207 , H01L27/11 , H01L27/1104 , H01L29/6681 , H01L29/785
摘要： 회로는 기판에 의해 지지되며 제 1 성능 레벨(performance level)을 구비한 복수의 제 1 MuGFET 디바이스를 포함한다. 복수의 제 2 MuGFET 디바이스는 상기 기판에 의해 지지되며 제 2 성능 레벨을 구비한다. 상기 제 1 디바이스 및 상기 2 디바이스는 서로 상이한 상기 제 1 성능 특성 및 상기 제 2 성능 특성을 얻기 위해 상기 제 1 디바이스 및 상기 제 2 디바이스를 상이하게 처리하는 것을 용이하게 해주는 개별 영역 내에 배열된다. 하나의 실시예에서, 상기 회로는 더 높은 성능을 갖는 풀다운 트랜지스터를 구비한 SRAM이다.
MuGFET 디바이스, SRAM

17. 发明授权

KR100911987B1 에스램 셀 有权
标题翻译： SRAM CELL
公开(公告)号：KR100911987B1
公开(公告)日：2009-08-13
申请号：KR1020030019641
申请日：2003-03-28
申请人： 매그나칩 반도체 유한회사
发明人： 박근숙
IPC分类号： G11C11/41
摘要： 본 발명은 셀크기를 감소시킬 수 있는 4개의 트랜지스터로 구성된 에스램 셀을 개시한다. 본 발명의 에스램 셀은 전원전압과 제1 및 제2노드사이에 각각 연결된 제1 및 제2부하수단과; 상기 제1부하수단과 접지사이에 연결된 구동수단과; 상기 제2부하수단과 비트라인사이에 연결된 억세스수단을 구비한다. 상기 제1부하수단은 전원전압과 제1노드사이에 연결되고, 게이트가 제2노드에 연결된 PMOS 트랜지스터로 이루어지고, 상기 제2부하수단은 전원전압과 제2노드사이에 연결되고, 게이트가 제1노드에 연결되는 PMOS 트랜지스터로 이루어진다. 상기 구동수단은 제2노드와 접지사이에 연결되고, 게이트가 제1노드에 연결되는 NMOS 트랜지스터로 이루어지고, 상기 억세스수단은 제1노드와 비트라인사이에 연결되고, 게이트가 워드라인에 연결되는 NMOS 트랜지스터로 이루어진다.
에스램, 셀, 4개,트랜지스터

18. 发明授权

KR100910194B1 반도체 기억 장치 有权
标题翻译：半导体存储设备
公开(公告)号：KR100910194B1
公开(公告)日：2009-07-30
申请号：KR1020030074550
申请日：2003-10-24
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 아시자와테츠오 , 요코재키와타루
IPC分类号： G11C11/41
CPC分类号： G11C7/227 , G11C7/22 , G11C11/413
摘要： 본 발명은 내부 제어 신호의 적정한 타이밍 마진을 설정할 수 있고, 고속인 내부 제어 신호의 타이밍 생성을 가능하게 하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
메모리 셀 어레이에 대하여 디코더로부터 워드선 방향의 거리가 다른 지점에 추가된 적어도 2쌍의 더미 비트선과, 더미 비트선의 한쌍에 접속된 제1 더미 셀 어레이와, 더미 비트선의 다른쌍에 접속된 제2 더미 셀 어레이와, 디코더로부터 송출되어 제1 더미 셀 어레이를 통해 더미 비트선을 통과한 제1 신호 및 디코더로부터 송출되어 제2 더미 셀 어레이를 통해 더미 비트선을 통과한 제2 신호에 기초하여 입출력 래치 회로에 대한 내부 제어 신호의 타이밍을 생성하는 타이밍 제어 회로를 구성한다.
摘要翻译：本发明的一个目的是提供一种能够设置内部控制信号的适当时序裕度并启动高速内部控制信号的时序的半导体存储器件。

19. 发明公开

KR1020090033190A 싱글 포트 메모리 셀을 이용한 듀얼 포트 ＳＲＡＭ 메모리 无效
标题翻译：双端口SRAM存储器，使用单端口存储器单元
公开(公告)号：KR1020090033190A
公开(公告)日：2009-04-01
申请号：KR1020087031916
申请日：2007-06-01
申请人： 모시스 인코포레이티드
发明人： 렁윙유
IPC分类号： G11C11/41 , G11C7/10
CPC分类号： G11C7/1075 , G11C11/406 , G11C11/40603 , G11C11/4076 , G11C11/4096 , G11C11/413
摘要： A dual-port memory system is implemented using single-port memory cells. An access arbiter having a synchronization circuit is used to prioritize and synchronize the access requests associated with the two ports. The access arbiter can also prioritize and synchronize refresh requests, in the case where the single-port memory cells require refresh. Access requests on the two ports and the refresh requests can be asynchronous. The access arbiter synchronizes the various requests by latching the requests into first-stage registers when a row access signal (RAS) is activated, and subsequently latching the contents of the first-stage registers into second-stage registers after a selected delay.
摘要翻译：使用单端口存储器单元实现双端口存储器系统。具有同步电路的访问仲裁器用于对与两个端口相关联的访问请求进行优先级排列和同步。在单端口存储器单元需要刷新的情况下，访问仲裁器还可以对刷新请求进行优先级排序并同步。两个端口上的访问请求和刷新请求可以是异步的。接入仲裁器通过在行接入信号（RAS）被激活时将请求锁存到第一级寄存器中，并且随后在选择的延迟之后将第一级寄存器的内容锁存到第二级寄存器中来同步各种请求。

20. 发明公开

KR1020090011250A 단일 포트 메모리를 이용하여 다중 포트 메모리를 구현하는방법 및 장치 无效
标题翻译：使用单端口存储器实现多端口存储器的方法和装置
公开(公告)号：KR1020090011250A
公开(公告)日：2009-02-02
申请号：KR1020070074649
申请日：2007-07-25
申请人： 삼성전자주식회사
发明人： 김두현 , 박현상 , 송준호
IPC分类号： G11C11/41 , G11C7/10
CPC分类号： G11C11/413 , G11C7/1075 , G11C7/22 , G11C8/18
摘要： A method and an apparatus for implementing a multi-port memory using a single port memory is provided to perform freely reading/writing functions for two or more input/output terminal pairs of a multi-port memory. A method for implementing a multi-port memory by using a single port memory includes a process for generating a mode signal for representing independently reading/writing operations for channels corresponding to multi-ports of the multi-port memory(132). The method further includes a process for perform sequentially a reading operation or a writing operation for each of the channels through a single port of the single port memory according to the generated mode signal(138).
摘要翻译：提供一种用于使用单端口存储器实现多端口存储器的方法和装置，以对多端口存储器的两个或多个输入/输出端子对执行自由读取/写入功能。通过使用单端口存储器来实现多端口存储器的方法包括用于产生用于表示对应于多端口存储器（132）的多端口的通道的独立读/写操作的模式信号的处理。该方法还包括根据生成的模式信号（138），通过单端口存储器的单个端口顺序执行每个信道的读取操作或写入操作的过程。

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