专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR101879989B1 반도체 장치 및 그 제조 방법 有权
公开(公告)号：KR101879989B1
公开(公告)日：2018-07-18
申请号：KR1020170076448
申请日：2017-06-16
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 오니시가즈마 , 오쯔요시따까 , 기무라히로시 , 닛따데쯔야 , 야나기신이찌로 , 모리이가쯔미
IPC分类号： H01L21/8238 , H01L21/764 , H01L27/092 , H01L27/11521 , H01L27/11526 , H01L29/10 , H01L21/8249
CPC分类号： H01L29/0649 , H01L21/764 , H01L21/823807 , H01L21/823814 , H01L21/82385 , H01L21/823857 , H01L21/823878 , H01L21/823892 , H01L27/0922 , H01L27/11521 , H01L27/11526 , H01L29/0653 , H01L29/0878 , H01L29/1083 , H01L29/1087 , H01L29/456 , H01L29/4933 , H01L29/66689 , H01L29/7816 , H01L29/7835
摘要： 간이한프로세스로, 높은매립성을확보할필요가없는반도체장치및 그제조방법을제공한다. 반도체기판 SUB의표면에, 소스영역 SO 및드레인영역 DR을갖는고내압횡형 MOS 트랜지스터가완성된다. 그트랜지스터를평면에서보았을때 둘러싸는홈 DTR이반도체기판 SUB의표면에형성된다. 그트랜지스터위를덮도록, 또한홈 DTR 내에중공 SP를형성하도록트랜지스터위 및홈 DTR 내에절연막 IIA가형성된다. 층간절연막 II에트랜지스터의소스영역 SO 및드레인영역 DR의각각에도달하는컨택트홀 CH가형성된다.

2. 发明公开

KR1020160017855A 성능 개선을 위한 패턴 구조가 적용된 반도체 장치 审中-实审
标题翻译：适用于性能改进的图案结构的半导体器件
公开(公告)号：KR1020160017855A
公开(公告)日：2016-02-17
申请号：KR1020140101221
申请日：2014-08-06
申请人： 삼성전자주식회사
发明人： 조근휘 , 박성일 , 홍병학 , 후카이,토시노리 , 김문현 , 김웅기 , 박수혜 , 김동원 , 하대원
IPC分类号： H01L29/78
CPC分类号： H01L29/7845 , H01L21/28123 , H01L21/82385 , H01L21/823871 , H01L27/0207 , H01L27/088 , H01L27/092 , H01L29/0649 , H01L29/42356 , H01L29/66545 , H01L29/785 , H01L29/7831 , H01L29/7834
摘要： 성능개선을위한패턴구조가적용된반도체장치가제공된다. 상기반도체장치는, 소자분리막을사이에두고제1 방향으로이격된제1 및제2 액티브영역, 제1 액티브영역상에제1 방향과교차하는제2 방향으로연장되어형성되는제1 노말게이트, 일부는소자분리막의일단과오버랩되고나머지일부는제1 액티브영역과오버랩되고, 제1 노말게이트와제1 방향으로이격되어형성된제1 더미게이트, 일부는소자분리막의타단과오버랩되고나머지일부는제2 액티브영역과오버랩되어형성되는제2 더미게이트, 제1 노말게이트와제1 더미게이트사이의소오스또는드레인영역상에형성되는제1 노말소오스또는드레인콘택; 및소자분리막상에제1 및제2 더미게이트와비오버랩되어형성되고, 제1 노말소오스또는드레인콘택과다른크기를가지는더미콘택을포함한다.
摘要翻译：提供了应用图案结构以提高性能的半导体器件。半导体器件包括：跨器件分离膜沿第一方向分离的第一和第二有源区; 在与第一方向交叉的第二方向上在第一有源区域上延伸的第一正常栅极; 第一伪栅极，其具有与器件分离膜的端部重叠的部分，其另一部分与第一有源区域重叠，并且通过在第一方向上与第一正常栅极分离形成; 第二伪栅极，具有与器件分离膜的另一端重叠的部分，并且另一端与第二有源区域重叠; 形成在第一正常栅极和第一虚拟栅极之间的源极或漏极区域上的第一正常源极或漏极接触; 以及通过与第一和第二伪栅极不重叠而形成的虚拟接触，并且具有与第一正常源极或漏极接触件不同的尺寸。

3. 发明授权

KR101586404B1 도핑된 실리콘-포함 캡핑 층들을 갖는 금속 산화물 반도체 디바이스들 및 그를 제조하는 방법 有权
标题翻译： - 具有含硅聚合物覆盖层的金属氧化物半导体器件及其制造方法
公开(公告)号：KR101586404B1
公开(公告)日：2016-01-19
申请号：KR1020117021745
申请日：2010-02-08
申请人： 글로벌파운드리즈 인크.
发明人： 하르그로베마이클 , 양프랭크빈 , 팔로히트
IPC分类号： H01L21/8238 , H01L21/336 , H01L29/78
CPC分类号： H01L21/28088 , H01L21/28079 , H01L21/823842 , H01L21/82385 , H01L29/1054 , H01L29/495 , H01L29/4966 , H01L29/513 , H01L29/517
摘要： 방법들이반도체기판(14, 110)을포함하는반도체디바이스(10, 100)를형성하기위해서제공된다. 일실시예에서, 방법은반도체기판위에놓이는하이-k 유전체층(24, 140)을형성하는단계와, 하이-k 유전체층 위에놓이는금속-포함게이트층(48, 166)을형성하는단계와, 금속-포함게이트층 위에놓이는도핑된실리콘-포함캡핑층(52, 170)을형성하는단계와, 그리고도핑된실리콘-포함캡핑층 위에놓이는실리콘-포함게이트층(60, 178)을증착하는단계를포함한다.

4. 发明授权

KR101581500B1 반도체 구조물 및 반도체 구조물을 형성하는 방법 有权
标题翻译：半导体结构及其形成方法
公开(公告)号：KR101581500B1
公开(公告)日：2015-12-30
申请号：KR1020130102989
申请日：2013-08-29
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 청해리학레이 , 첸포니엔 , 영바오루
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/823462 , H01L21/823437 , H01L21/82385 , H01L21/823857 , H01L27/092
摘要： 구조물및 구조물을형성하는방법이개시된다. 실시예에따라, 구조물은기판의각각 3개의영역에 3개의디바이스들을포함한다. 제 1 디바이스는제 1 게이트스택을포함하고, 제 1 게이트스택은제 1 유전층을포함한다. 제 2 디바이스는제 2 게이트스택을포함하고, 제 2 게이트스택은제 2 유전층을포함한다. 제 3 디바이스는제 3 게이트스택을포함하고, 제 3 게이트스택은제 3 유전층을포함한다. 제 3 유전층의두께는제 2 유전층의두께보다얇고, 제 2 유전층의두께는제 1 유전층의두께보다얇다. 제 3 게이트스택의게이트길이는결국제 1 게이트스택의게이트길이및 제 2 게이트스택의게이트길이와상이하다.

5. 发明授权

KR101474100B1 수직형 파워 ＭＯＳ 트랜지스터를 갖는 집적 회로 有权
标题翻译：具有垂直功率MOS晶体管的集成电路
公开(公告)号：KR101474100B1
公开(公告)日：2014-12-17
申请号：KR1020130002808
申请日：2013-01-10
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 응천-와이 , 초우쉐-리앙 , 수포-치 , 리우뤠이-신
IPC分类号： H01L27/105 , H01L27/10
CPC分类号： H01L27/0922 , H01L21/26513 , H01L21/30604 , H01L21/76224 , H01L21/823418 , H01L21/823437 , H01L21/823481 , H01L21/823487 , H01L21/82385 , H01L21/823878 , H01L21/823885 , H01L21/823892 , H01L29/0649 , H01L29/0847 , H01L29/1095 , H01L29/4236 , H01L29/42364 , H01L29/66621 , H01L29/66666 , H01L29/78 , H01L29/7813 , H01L29/7827
摘要： 집적회로는동일반도체다이에형성된복수의수평형디바이스와준수직형디바이스를포함한다. 준수직형디바이스는 2개의트렌치를포함한다. 제1 트렌치는제1 드레인/소스영역과제2 드레인/소스영역사이에형성된다. 제1 트렌치는제1 트렌치의하부부분에형성된유전체층 및제1 트렌치의상부부분에형성된게이트영역을포함한다. 제2 트렌치는제2 드레인/소스영역의제1 트렌치와반대측에형성된다. 제2 트렌치는제2 드레인/소스영역과매립층 사이에연결되며, 제2 트렌치는제1 트렌치와동일한깊이로이루어진다.

6. 发明公开

KR1020140109218A 다중 게이트 스택 조성을 통합한 회로 有权
标题翻译：包括多个门盖组合件的电路
公开(公告)号：KR1020140109218A
公开(公告)日：2014-09-15
申请号：KR1020130080666
申请日：2013-07-10
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 첸포니엔 , 황유팡 , 시에치쑨 , 우웨이쳉 , 영바오루 , 추앙해리학레이
IPC分类号： H01L21/82 , H01L21/336 , H01L27/10 , H01L29/78
CPC分类号： H01L27/088 , H01L21/28158 , H01L21/823462 , H01L21/82385 , H01L21/823857 , H01L21/82 , H01L21/8206 , H01L21/8213 , H01L27/10 , H01L27/101 , H01L29/4232 , H01L29/66712 , H01L29/7802
摘要： An integrated circuit having multiple different device gate configurations, and a method for manufacturing the circuit are disclosed. An exemplary embodiment of forming the circuit includes receiving a substrate having a first device region, a second device region, and a third device region. A first interfacial layer is formed over at least a portion of each of the first device region, the second device region, and the third device region. The first interfacial layer is patterned to define a gate stack within the third device region. A second interfacial layer is formed over at least a portion of the second device region. The second interfacial layer is patterned to define a gate stack within the second device region. A third interfacial layer is formed over at least a portion of the first device region. The third interfacial layer defines a gate stack within the first device region.
摘要翻译：公开了一种具有多个不同器件栅极配置的集成电路及其制造方法。形成电路的示例性实施例包括接收具有第一器件区域，第二器件区域和第三器件区域的衬底。在第一器件区域，第二器件区域和第三器件区域中的每一个的至少一部分上形成第一界面层。图案化第一界面层以在第三器件区域内限定栅极堆叠。在第二装置区域的至少一部分上形成第二界面层。图案化第二界面层以在第二装置区域内限定栅极堆叠。在第一装置区域的至少一部分上形成第三界面层。第三界面层限定第一装置区域内的栅极堆叠。

7. 发明公开

KR1020140086807A 반도체 구조물 및 반도체 구조물을 형성하는 방법 有权
标题翻译：半导体结构及其形成方法
公开(公告)号：KR1020140086807A
公开(公告)日：2014-07-08
申请号：KR1020130102989
申请日：2013-08-29
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 청해리학레이 , 첸포니엔 , 영바오루
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/823462 , H01L21/823437 , H01L21/82385 , H01L21/823857 , H01L27/092 , H01L29/6684
摘要： A structure and method of forming the structure are disclosed. According to an embodiment, a structure includes three devices in respective three regions of a substrate. The first device comprises a first gate stack, and the first gate stack comprises a first dielectric layer. The second device comprises a second gate stack, and the second gate stack comprises a second dielectric layer. The third device comprises a third gate stack, and the third gate stack comprises a third dielectric layer. A thickness of the third dielectric layer is less than a thickness of the second dielectric layer, and the thickness of the second dielectric layer is less than a thickness of the first dielectric layer. A gate length of the third gate stack differs in amount from a gate length of the first gate stack and a gate length of the second gate stack.
摘要翻译：公开了一种形成该结构的结构和方法。根据实施例，结构包括在基板的相应三个区域中的三个器件。第一器件包括第一栅极堆叠，并且第一栅极堆叠包括第一介电层。第二装置包括第二栅极堆叠，并且第二栅极堆叠包括第二电介质层。第三器件包括第三栅极堆叠，并且第三栅极堆叠包括第三介电层。第三电介质层的厚度小于第二电介质层的厚度，第二电介质层的厚度小于第一电介质层的厚度。第三栅极堆叠的栅极长度与第一栅极堆叠的栅极长度和第二栅极堆叠的栅极长度的量不同。

8. 发明公开

KR1020140029961A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140029961A
公开(公告)日：2014-03-11
申请号：KR1020120096620
申请日：2012-08-31
申请人： 삼성전자주식회사
发明人： 유청식 , 배철휘 , 김주연 , 홍창민
IPC分类号： H01L29/78 , H01L21/336 , H01L21/8238
CPC分类号： H01L27/1104 , H01L21/823842 , H01L21/82385 , H01L27/1116
摘要： Provided is a semiconductor device. The semiconductor device comprises a semiconductor substrate including first and second areas, a first high permittivity pattern formed on the first area, a second high permittivity pattern formed on the second area and having a thickness equal to that of the first high permittivity pattern, a first work function control layer pattern formed on the first high permittivity pattern and having a first thickness, a second work function control layer pattern formed on the first work function control layer pattern and having a second thickness, a third work function control layer pattern formed on the second work function control layer pattern, having a third thickness less than the first thickness and having the same material as the first work function control layer pattern, and a fourth work function control layer pattern formed on the third work function control layer pattern, having a fourth thickness less than the second thickness and having the same material as the second work function control layer pattern.
摘要翻译：提供一种半导体器件。半导体器件包括：第一和第二区域的半导体衬底;形成在第一区域上的第一高介电常数图案;形成在第二区域上的厚度等于第一高介电常数图案的第二高介电常数图案; 形成在第一高介电常数图案上并具有第一厚度的功函数控制层图案，形成在第一功函数控制层图案上并具有第二厚度的第二功函数控制层图案，形成在第一厚度上的第三功函数控制层图案第二工作功能控制层图案，具有小于第一厚度的第三厚度并且具有与第一功函数控制层图案相同的材料，以及形成在第三工作功能控制层图案上的第四工作功能控制层图案，其具有第四厚度小于第二厚度并且具有与第二功函数相同的材料控制层图案。

9. 发明公开

KR1020130063443A 반도체 다이의 금속 게이트 피처 有权
标题翻译： SEMICONDUCTOR DIE的金属门特征
公开(公告)号：KR1020130063443A
公开(公告)日：2013-06-14
申请号：KR1020120029600
申请日：2012-03-22
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 청해리학레이 , 주밍
IPC分类号： H01L21/8238
CPC分类号： H01L27/0629 , H01L21/28008 , H01L21/823842 , H01L21/82385 , H01L21/823878 , H01L27/0207 , H01L27/0738 , H01L27/092 , H01L28/20 , H01L29/42372 , H01L29/495 , H01L29/4966 , H01L29/66545
摘要： PURPOSE: Metal gate features of a semiconductor die are provided to optimize the distribution of different metal gate electrodes by controlling gate area ratio. CONSTITUTION: A substrate including a main surface is provided(102). Dummy gate electrodes are formed in an insulating layer(104) on the main surface of the substrate. The first subset of the dummy gate electrodes is removed in order to form the first set of opening parts(106). The first set of the opening parts is filled with a first metal material in order to form P metal gate features(108). The second sub set of the dummy gate electrodes is removed in order to form the second set of the opening parts(110). The second set of the opening parts is filled with a metal material in order to form N metal gate features(112). [Reference numerals] (102) Provide a substrate including a major surface; (104) Form a plurality of dummy gate electrodes within an insulation layer over the major surface of the substrate; (106) Remove a first subset of the plurality of the dummy gate electrodes to form a first set of openings; (108) Fill the first set of openings with a first metal material to form a plurality of P-metal gate features; (110) Remove a second subset of the plurality of the dummy gate electrodes to form a second set of openings; (112) Fill the second set of openings with a second metal material to form a plurality of N-metal gate features
摘要翻译：目的：提供半导体管芯的金属栅极特征，通过控制栅极面积比来优化不同金属栅电极的分布。构成：提供包括主表面的基板（102）。虚拟栅电极形成在基板的主表面上的绝缘层（104）中。去除虚拟栅电极的第一子集以形成第一组开口部分（106）。为了形成P金属栅极特征（108），第一组开口部分填充有第一金属材料。为了形成第二组开口部分（110），去除虚拟栅电极的第二子组。为了形成N个金属栅极特征（112），第二组开口部分填充有金属材料。（102）提供包括主表面的基板; （104）在衬底的主表面上的绝缘层内形成多个虚拟栅电极; （106）去除多个虚拟栅电极的第一子集以形成第一组开口; （108）用第一金属材料填充第一组开口以形成多个P金属栅极特征; （110）去除多个虚拟栅电极的第二子集以形成第二组开口; （112）用第二金属材料填充第二组开口以形成多个N-金属栅极特征

10. 发明公开

KR1020120022687A 반도체 집적 회로 장치 无效
标题翻译：半导体集成电路设备
公开(公告)号：KR1020120022687A
公开(公告)日：2012-03-12
申请号：KR1020110141001
申请日：2011-12-23
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 오사다겐이찌 , 이시바시고이찌로 , 사이또요시까즈 , 니시다아끼오 , 나까미찌마사루 , 기따이나오끼
IPC分类号： G11C11/41 , G11C5/14 , H04B1/40
CPC分类号： G11C11/412 , G11C11/40 , G11C11/413 , G11C11/418 , H01L21/823475 , H01L21/823493 , H01L21/823814 , H01L21/82385 , H01L27/088 , H01L27/092 , H01L27/105 , H01L27/1052 , H01L27/11 , H01L27/1104 , H01L27/1116 , H03K19/0016
摘要： PURPOSE: A semiconductor integrated circuit device is provided to extend a lifetime of a battery by reducing a gate tunnel leakage current and a GIDL current. CONSTITUTION: An inverter circuit(INV102) and a latch circuit(LATCH100) are provided. The inverter circuit is comprised of a P channel type MOS transistor(MP102) and an N channel type MOS transistor(MN102). An input signal is inputted to a gate electrode of the P type MOS transistor. A connection node is connected to a drain electrode of the P channel type MOS transistor. A power potential is connected to a source electrode of the P type MOS transistor. A substrate electrode of the P type channel type MOS transistor is connected to the power potential. The substrate electrode of an N channel type MOS transistor is connected to a ground source electrode line or ground potential.
摘要翻译：目的：提供一种半导体集成电路器件，通过减少栅极隧道泄漏电流和GIDL电流来延长电池的使用寿命。构成：提供逆变器电路（INV102）和锁存电路（LATCH100）。逆变器电路由P沟道型MOS晶体管（MP102）和N沟道型MOS晶体管（MN102）构成。输入信号被输入到P型MOS晶体管的栅电极。连接节点连接到P沟道型MOS晶体管的漏电极。功率电位连接到P型MOS晶体管的源电极。 P型沟道型MOS晶体管的基板电极与功率电位相连接。 N沟道型MOS晶体管的基板电极与接地源电极线或地电位连接。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式