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1. 发明授权

KR101795135B1 다중-포트 SRAM 소자 有权
标题翻译：多端口SRAM器件
公开(公告)号：KR101795135B1
公开(公告)日：2017-11-07
申请号：KR1020150062680
申请日：2015-05-04
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아우존지
IPC分类号： G11C11/41 , G11C11/412 , G11C8/16 , G11C5/06 , H01L27/11
CPC分类号： G11C11/419 , G11C5/06 , G11C8/16 , G11C11/412 , H01L27/0207 , H01L27/1104
摘要： 다중-포트메모리셀은제1 금속층내의제1 전도성라인, 제2 금속층내의제2 전도성라인, 제3 금속층내의제3 전도성라인, 제4 금속층내의제4 전도성라인을포함한다. 제1 전도성라인은기록비트라인노드와전기적으로결합된기록비트라인; 제1 판독비트라인노드와전기적으로결합된제1 판독비트라인; 제2 판독비트라인노드와전기적으로결합된제2 판독비트라인을포함한다. 제2 전도성라인은기록워드라인노드와전기적으로결합된기록워드라인을포함한다. 제4 전도성라인은제1 판독워드라인노드와전기적으로결합된제1 판독워드라인; 제2 판독워드라인노드와전기적으로결합된제2 판독워드라인을포함한다.
摘要翻译：端口存储器单元包括：第一导电线，所述第二导电线，所述第三导线，在所述第一金属层的多个第二金属层的第三金属层中的第四金属层的第四导电线。第一导线包括电耦合到写位线节点的写位线; 电耦合到第一读取位线节点的第一读取位线; 以及电耦合到第二读取位线节点的第二读取位线。第二导线包括电连接到写字线节点的写字线。第四导线包括电耦合到第一读取字线节点的第一读取字线; 以及电耦合到第二读字线节点的第二读字线。

2. 发明授权

KR101569212B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101569212B1
公开(公告)日：2015-11-13
申请号：KR1020080085479
申请日：2008-08-29
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 후나네기요따다 , 시바따겐 , 시마자끼야스히사
IPC分类号： G11C11/41
CPC分类号： G11C11/417 , G11C5/02 , G11C5/06 , G11C7/1075 , G11C8/16 , G11C11/412 , G11C11/413 , H01L27/0207 , H01L27/11 , H01L27/1104
摘要： 노이즈마진을확대가능한반도체장치를제공한다. 예를들면, 각메모리셀 MC가제1 포트용의워드선 WLA와제2 포트용의워드선 WLB에접속되고, 복수의메모리셀 MC가매트릭스형상으로배치된메모리영역에서, 각워드선을, WLA0, WLB0, WLB1, WLA1, WLA2, …라고하는순번으로배치한다. 또한,WLA-WLA간및 WLB-WLB간의피치 d2를 WLA-WLB간의피치 d1보다도작게한다. 이와같이, 임의의워드선을기준으로그 양측의한쪽에피치 d2로동일포트의워드선이배치되고, 다른쪽에피치 d1로서로다른포트의워드선이배치되는구성을이용함으로써, 예를들면, WLA와 WLB를교대로배치하는경우와비교하여, 소면적에서서로다른포트간의간섭을저감할수 있어, 노이즈마진의확대가가능하게된다.
摘要翻译：提供了一种能够扩大噪声容限的半导体器件。例如，在每个存储单元MC纱布第一字线WLA沃赫字线被连接到WLB，多个存储单元MC配置成矩阵用于第二端口的端口的存储器区域中，相应的字线，WLA0， WLB0，WLB1，WLA1，WLA2，... 为了。另外，使WLA-WLA与WLB-WLB之间的间距d2小于WLA-WLB之间的间距d1。因此，基于所述任意字线的节距D2劳动工作端口的字线的两侧设置在侧，通过使用其中另一个端口的一个字线布置在所述间距D1为另一侧的结构，例如，WLA和与WLB交替布置的情况相比，可以减小小区域中的不同端口之间的干扰，并且可以扩大噪声容限。

3. 发明授权

KR101564524B1 동적/정적 랜덤 액세스 메모리(D/SRAM) 有权
标题翻译： / D / SRAM动态/静态随机存取存储器D / SRAM
公开(公告)号：KR101564524B1
公开(公告)日：2015-10-29
申请号：KR1020147021344
申请日：2012-01-30
申请人： 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
发明人： 페르너프레데릭에이
IPC分类号： G11C7/10 , G11C11/40 , G11C11/41
CPC分类号： G11C11/407 , G11C11/412 , G11C11/417 , G11C19/00 , G11C19/28
摘要： 동적/정적랜덤액세스메모리(dynamic/static random access memory(D/SRAM)) 셀, 블록시프트정적랜덤액세스메모리(block shift static random access memory(BS-SRAM)) 및이를사용한방법은데이터를시프트하기위해동적저장모드및 동적저장모드스위칭을이용한다. D/SRAM 셀은데이터를저장하기위해한 쌍의교차결합요소를갖는 SRAM(static random access memory) 셀과, 동적저장모드와정적저장모드사이에서 D/SRAM 셀을선택가능하게스위칭하는 D/S(dynamic/static) 모드선택기를포함한다. BS-SRAM은어레이로배열된복수의 D/SRAM 셀및 데이터를어레이의제 2 행내의인접 D/SRAM 셀로부터제 1 행내의 D/SRAM 셀로시프트하는컨트롤러를포함한다. 방법은선택된 D/SRAM 셀의모드를스위칭하는단계와, 데이터를인접메모리셀로부터선택된 D/SRAM 셀로결합하는단계와, 결합된데이터를선택된 D/SRAM 셀에저장하는단계를포함한다.

4. 发明授权

KR101557926B1 터너리 컨텐츠 어드레스가능 메모리를 위한 의사-NOR 셀 有权
标题翻译： -NOR PSEUDO-NOR细胞用于三次内容可寻址记忆
公开(公告)号：KR101557926B1
公开(公告)日：2015-10-06
申请号：KR1020157020101
申请日：2013-12-20
申请人： 퀄컴 인코포레이티드
发明人： 바티콘다,라케쉬 , 데사이,니시쓰 , 중,창호
IPC分类号： G11C15/04 , G11C11/41
CPC分类号： G11C15/04
摘要： 터너리컨텐츠어드레스가능메모리(TCAM; ternary content addressable memory) 내에서의방법은, 현재의 TCAM 스테이지의풀-업트랜지스터(pull-up transistor)의게이트에서그리고현재의 TCAM 스테이지의풀-다운트랜지스터(pull-down transistor)의게이트에서이전의 TCAM 스테이지로부터의매치라인출력을수신하는단계를포함한다. 방법은, 이전의 TCAM 스테이지로부터의매치라인출력이미스매치를표시하는경우, 풀-다운트랜지스터를통해, 현재의 TCAM 스테이지의매치라인바(match line bar)를로우(low) 값으로설정한다. 방법은또한, 이전의 TCAM 스테이지로부터의매치라인출력이매치를표시하는경우, 풀-업트랜지스터를통해, 현재의 TCAM 스테이지의매치라인바를하이(high) 값으로설정한다.

5. 发明授权

KR101547026B1 에러 검출 기반 메모리 셀 공급 전압 제어 有权
标题翻译：基于错误检测的存储单元电源电压控制
公开(公告)号：KR101547026B1
公开(公告)日：2015-08-24
申请号：KR1020130161112
申请日：2013-12-23
申请人： 인텔 코포레이션
发明人： 켈라,무하메드 , 소마세카르,디네쉬 , 예,이빈 , 김,남승 , 데,비벡
IPC分类号： G11C29/52 , G11C11/41 , G11C5/14
CPC分类号： G11C29/42 , G11C11/4125 , G11C11/417 , G11C29/02 , G11C29/021 , G11C29/028 , G11C29/12005 , G11C29/50 , G11C2029/0409 , G11C2029/0411 , G11C2029/5004
摘要： 개시된일 실시예에대해서, 장치는메모리셀, 메모리회로의메모리셀에희해저장된데이터내의에러를검출하기위한에러검출회로, 및검출된에러의적어도일부에기초한메모리회로의하나이상의메모리셀에대한공급전압을증가시키기위한공급전압제어회로를포함하는메모리회로를포함한다.

6. 发明授权

KR101491193B1 ＳＲＡＭ 워드라인 커플링 노이즈 제한 有权
标题翻译： SRAM字线耦合噪声限制
公开(公告)号：KR101491193B1
公开(公告)日：2015-02-06
申请号：KR1020100057244
申请日：2010-06-16
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아우존-즈하이 , 랴오헝-젠
IPC分类号： G11C11/41 , G11C8/08
CPC分类号： G11C5/063 , G11C11/412 , G11C11/413
摘要： 멀티-포트 RAM 셀에 대한 DC모드 워드라인 커플링 노이즈 제한 회로가 개시된다. 이 회로는 SRAM 어레이를 포함할 수 있다. SRAM 어레이는 칼럼과 로우의 교차점에 형성된 SRAM 셀을 가지는 복수 개의 칼럼 및 복수 개의 로우를 포함한다. 각각의 SRAM 셀은 제 1 워드라인 컨덕터 및 제 2 워드라인 컨덕터를 가진다. 제 1 워드라인 컨덕터는 제 1 커플링 노이즈 제한 회로에 연결된다. 제 1 커플링 노이즈 제한 회로는 인버터 및 n-타입 MOSFET를 포함한다. 인버터는 여타의 n-타입 MOSFET 및 p-타입 MOSFET를 가진다.

7. 发明授权

KR101380364B1 적어도 하나의 ＤＭＡ 주변장치 및 직각위상 클록으로 동작하는 ＣＰＵ 사이의 싱글 포트 ＳＲＡＭ의 대역폭 공유 有权
标题翻译：在一个DMA外设和一个运行在一个四分之一秒钟的CPU之间的单端口SRAM的共享带宽
公开(公告)号：KR101380364B1
公开(公告)日：2014-04-02
申请号：KR1020107014531
申请日：2009-03-03
申请人： 마이크로칩 테크놀로지 인코포레이티드
发明人： 유엔용스굴용 , 우제우다이고르
IPC分类号： G06F13/16 , G06F13/14 , G06F12/00 , G11C11/41
CPC分类号： G06F13/1663
摘要： 듀얼 또는 트리플 액세스 인터페이스(예를 들면, 하드웨어 및 소프트웨어 구현)는, CPU 및 DMA 주변장치 사이의 액세스 요청들을 중재함으로써 CPU와 적어도 하나의 DMA 주변장치(예를 들면, 범용 직렬 버스(USB) DMA 엔진)가 범용 싱글 포트 SRAM에 대한 입력 및/또는 출력을 가능하게 하고, 이어서, CPU의 메모리 액세스 처리량 요청 및 DMA의 메모리 액세스 처리량 요청의 양자를 만족시킬 수 있도록 싱글 포트 SRAM에 대한 메모리 사이클들을 형성한다. 이것은, CPU와 적어도 하나의 DMA 주변장치가, 예를 들면, 2 또는 3 동시 메모리 액세스 요청들 사이에서 승인된 액세스를 시간 다중화함으로써 공유된 싱글 포트 SRAM에 액세스할 수 있도록 하고, 그 결과 듀얼 포트 메모리의 필요성을 없앨 수 있게 된다.

8. 发明公开

KR1020130018588A 비휘발성 정적 랜덤 억세스 메모리 장치들 및 동작 방법 无效
标题翻译：非易失性静态随机访问存储器件和操作方法
公开(公告)号：KR1020130018588A
公开(公告)日：2013-02-25
申请号：KR1020120085039
申请日：2012-08-03
申请人： 플래시 실리콘, 인코포레이션
发明人： 리왕
IPC分类号： G11C11/41 , G11C11/413
CPC分类号： G11C14/0054 , G11C14/0063
摘要： PURPOSE: Nonvolatile static random access memory devices and an operating method thereof are provided to implement integration in a compact cell array by applying a single nonvolatile element embedded in a static random access memory cell. CONSTITUTION: An SRAM element includes a latch and two access transistors(MN3,MN4). The latch includes two output nodes. Two access transistors and the latch are combined between one of two output nodes and one of a bit line pair. A nonvolatile memory element is combined with one of two output nodes and a voltage line. Two gates of two access transistors are combined with a word line. [Reference numerals] (AA) Word line
摘要翻译：目的：提供非易失性静态随机存取存储器件及其操作方法，以通过应用嵌入在静态随机存取存储单元中的单个非易失性元件来实现紧凑单元阵列中的集成。构成：SRAM元件包括一个锁存器和两个存取晶体管（MN3，MN4）。锁存器包括两个输出节点。两个存取晶体管和锁存器组合在两个输出节点之一和位线对中的一个之间。非易失性存储元件与两个输出节点和电压线中的一个组合。两个存取晶体管的两个门与字线组合。（标号）（AA）字线

9. 发明公开

KR1020130014336A 반도체 집적 회로 및 프로세서 失效
标题翻译：半导体集成电路和处理器
公开(公告)号：KR1020130014336A
公开(公告)日：2013-02-07
申请号：KR1020120049092
申请日：2012-05-09
申请人： 가부시끼가이샤 도시바
发明人： 후지따시노부 , 아베게이꼬
IPC分类号： G11C11/41
CPC分类号： G11C14/0054 , G11C11/16 , G11C14/0081
摘要： PURPOSE: A semiconductor integrated circuit and a processor are provided to reduce a leak current by saving data in an MTJ(Magnetic Tunnel Junction) and blocking power to a nonvolatile SRAM cell if a cache is not accessed. CONSTITUTION: A nonvolatile SRAM cell(10a) includes a first inverter(11), a second inverter(12), a first transistor(21), a second transistor(22), a third transistor(23), and an MTJ(31). One end of the first transistor is connected to a first bit line and the other end thereof is connected to a first input terminal of the first inverter. One end of a first device group is connected to a first output terminal of the first inverter and the other end thereof is connected to a second bit line. One end of a second device group is connected to the first inverter and the second inverter and the other end thereof is connected to the first terminal to which a preset potential is applied according to an operation.
摘要翻译：目的：提供半导体集成电路和处理器，以通过在MTJ（磁隧道结）中保存数据来减少泄漏电流，并且如果不访问高速缓存，则阻断非易失性SRAM单元的电力。构成：非易失性SRAM单元（10a）包括第一反相器（11），第二反相器（12），第一晶体管（21），第二晶体管（22），第三晶体管（23）和MTJ（31 ）。第一晶体管的一端连接到第一位线，而另一端连接到第一反相器的第一输入端。第一装置组的一端连接到第一反相器的第一输出端子，另一端连接到第二位线。根据操作，第二设备组的一端连接到第一逆变器和第二逆变器，并且其另一端连接到施加了预置电位的第一端子。

10. 发明公开

KR1020120084602A 전기적인 퓨즈 프로그래밍을 이용한 1Ｔ-ＳＲＡＭ의 리던던시 제어 회로 有权
标题翻译：一种使用电子保险丝编程的1T SRAM的冗余控制电路
公开(公告)号：KR1020120084602A
公开(公告)日：2012-07-30
申请号：KR1020110006047
申请日：2011-01-20
申请人： 창원대학교 산학협력단
发明人： 김영희
IPC分类号： G11C29/04 , G11C11/41
CPC分类号： G11C29/787 , G11C29/04 , G11C29/80 , G11C2229/763
摘要： PURPOSE: A redundancy control circuit of a 1T-SRAM using an electrical fuse programming is provided to prevent the drop of program power by directly applying external program power to an e-Fuse(electrical Fuse) cell in a program mode. CONSTITUTION: A program selection bit selecting unit(220) selects a specific bit line by outputting a bit line selection signal which is reversed through decoding. An e-Fuse cell array(230) programs a failed address by activating an e-Fuse cell connected to the selected word line and the bit line. A repair address comparing unit(240) outputs a matching signal if the failed address is identical to a memory access address at each bit. When the failed address is programmed in the e-Fuse cell array, an external voltage source is supplied.
摘要翻译：目的：提供使用电熔丝编程的1T-SRAM的冗余控制电路，以通过在编程模式下直接将外部程序电源应用于电子熔丝（电保险丝）单元来防止程序电源的下降。构成：程序选择位选择单元（220）通过输出通过解码反转的位线选择信号来选择特定的位线。电子熔丝单元阵列（230）通过激活连接到所选字线和位线的电子保险丝单元来编程故障地址。如果故障地址与每个位的存储器访问地址相同，则修复地址比较单元（240）输出匹配信号。当e-Fuse单元阵列中编程失败的地址时，会提供一个外部电压源。

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