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1. 发明公开

KR20180046880A 멀티포트 메모리 및 반도체 장치 审中-公开
公开(公告)号：KR20180046880A
公开(公告)日：2018-05-09
申请号：KR20170139238
申请日：2017-10-25
IPC分类号： G11C11/419 , G11C11/412
CPC分类号： G11C11/418 , G11C7/1018 , G11C7/1075 , G11C8/16 , G11C11/412 , G11C11/419
摘要： 종래보다도고속으로동작가능한멀티포트메모리를제공한다. 제1 펄스신호생성회로(410)는클럭신호의입력에따라서제1 펄스신호(CLKP)를생성한다. 제1 래치회로(420)는제1 펄스신호의생성에따라서제1 기동신호(TDEC)를제1 상태로세트하고, 지연회로(430)에의한제1 기동신호를지연한제1 지연신호(BACK)에따라서제1 기동신호를제2 상태로리셋한다. 제2 펄스신호생성회로(450)는제1 지연신호의입력에따라서제2 펄스신호(CLKP2)를생성한다. 제1 래치회로는, 제2 펄스신호의생성에따라서제2 기동신호(TDEC)를제1 상태로세트하여유지하고, 지연회로에의한제2 기동신호의제2 지연신호에따라서제2 기동신호를제2 상태로리셋한다. 메모리는기동신호에따라서동작한다.

2. 发明公开

KR20180031856A 메모리 장치 및 그것의 클록 분배 방법 审中-公开
标题翻译：存储装置及其时钟分配方法
公开(公告)号：KR20180031856A
公开(公告)日：2018-03-29
申请号：KR20160119393
申请日：2016-09-19
IPC分类号： G11C7/10 , G06F1/10 , G06F1/32
CPC分类号： G11C7/222 , G06F3/0629 , G06F12/0246 , G06F12/0891 , G11C5/04 , G11C7/02 , G11C7/1075 , G11C7/225 , H01L25/105
摘要： 본발명의실시예에따른메모리장치는제 1 및제 2 데이터버퍼세트, 제 1 및제 2 클록버퍼를포함할수 있다. 제 1 데이터버퍼세트는호스트로부터제 1 주파수대역의데이터또는제 1 주파수대역보다낮은제 2 주파수대역의데이터를수신할수 있다. 제 1 클록버퍼는제 1 데이터버퍼세트가제 1 주파수대역의데이터를수신하는경우에제 1 데이터버퍼세트에제 1 주파수대역의클록신호를제공하고, 제 1 데이터버퍼세트가제 2 주파수대역의데이터를수신하는경우에제 1 데이터버퍼세트에제 2 주파수대역의클록신호를제공할수 있다. 제 2 데이터버퍼세트는호스트로부터제 1 주파수대역의데이터또는제 2 주파수대역의데이터를수신하고, 제 2 주파수대역의데이터를수신하는경우에제 1 클록버퍼로부터제 2 주파수대역의클록신호를제공받을수 있다. 제 2 클록버퍼는제 1 및제 2 데이터버퍼세트가각각제 1 주파수대역의데이터를수신하는제 1 주파수대역동작에서제 2 데이터버퍼세트에제 1 주파수대역의클록신호를제공할수 있다.
摘要翻译：一种存储器件包括：第一数据缓冲器，接收第一频带或第二频带的数据;第一时钟缓冲器，当第一数据缓冲器接收第一数据缓冲器的数据时，将第一频带的时钟信号提供给第一数据缓冲器当第一数据缓冲器接收到第二频带的数据时，将第二频带的时钟信号提供给第一数据缓冲器;第二数据缓冲器，接收第一频带或第二频带的数据并接收响应于接收第二频带的数据而从第一时钟缓冲器接收第二频带的时钟信号，以及在第一频带操作中向第二数据缓冲器提供第一频带的时钟信号的第二时钟缓冲器。

3. 发明公开

KR1020170094482A 다중 포트 메모리 장치 및 그것을 이용한 방법 审中-实审
标题翻译：多端口存储设备及其使用方法
公开(公告)号：KR1020170094482A
公开(公告)日：2017-08-18
申请号：KR1020160100897
申请日：2016-08-08
申请人： 삼성전자주식회사
发明人： 후엔,힝콴 , 최창호
IPC分类号： G06F13/16
CPC分类号： G11C7/1075 , G06F3/0613 , G06F3/0659 , G06F3/0685
摘要： 컨트롤러와통신하는다중포트메모리장치는컨트롤러에의해제공되는데이터를저장하는메모리어레이, 제1 컨트롤러채널을통해컨트롤러와결합되는제1 포트, 제2 컨트롤러채널을통해컨트롤러와결합되는제2 포트, 프로세서, 그리고프로세서에대한프로세서메모리를포함한다. 프로세서메모리는프로세서에의해실행되는때에프로세서가, 제1 컨트롤러채널로부터수신되는제1 제어신호또는제2 컨트롤러채널로부터수신되는제2 제어신호에응답하여제1 포트또는제2 포트를통한데이터전송을활성화하고, 수신된제1 및제2 제어신호들중 적어도하나를디코드하여메모리어레이의읽기또는쓰기동작을포함하는수행할데이터동작을식별하고, 그리고식별된데이터동작을실행하는것을수행하도록하는명령들을저장한다.
摘要翻译：与控制器通信的多端口存储器装置包括用于存储由控制器提供的数据的存储器阵列，经由第一控制器通道耦合到控制器的第一端口，经由第二控制器通道耦合到控制器的第二端口，，以及处理器的处理器内存。处理器存储器在由处理器执行时可操作以响应于从第一控制器通道接收的第一控制信号或从第二控制器通道接收的第二控制信号而经由第一端口或第二端口传输数据用于解码所接收的第一和第二控制信号中的至少一个以识别要执行的数据操作（包括存储器阵列的读取或写入操作）并执行所识别的数据操作商店。

4. 发明公开

KR1020160107216A 메모리 액세스 패턴들에 기초하여 DRAM 페이지 충돌들을 해결하기 위한 시스템 및 방법 审中-实审
标题翻译：基于存储器访问模式解决DRAM页面冲突的系统和方法
公开(公告)号：KR1020160107216A
公开(公告)日：2016-09-13
申请号：KR1020167020885
申请日：2015-01-09
申请人： 퀄컴 인코포레이티드
发明人： 몬달므리간카 , 로하우-징
IPC分类号： G06F12/06 , G11C7/10 , G11C11/4096 , G06F3/06
CPC分类号： G06F3/0611 , G06F3/0655 , G06F3/0673 , G06F12/0607 , G06F13/1626 , G06F2212/652 , G11C7/1042 , G11C7/1072 , G11C7/1075 , G11C11/4096 , Y02D10/14
摘要： DRAM 메모리디바이스에대한액세스요청들을관리하는시스템들, 방법들, 및컴퓨터프로그램들이개시된다. 하나의실시형태는복수의메모리클라이언트들중 적어도하나의메모리클라이언트에대한메모리액세스패턴데이터를 DRAM 메모리디바이스와의대응하는메모리트랜잭션전에수신하는것을포함한다. 다음으로, 수신된메모리액세스패턴데이터에기초하여, 복수의메모리클라이언트들중 제 1 메모리클라이언트의장래의트랜잭션이상기복수의메모리클라이언트들중 제 2 메모리클라이언트의현재트랜잭션과의장래의페이지충돌을생성할수도있다는것이결정된다. 장래의페이지충돌은수신된메모리액세스패턴데이터에따라제 1 및제 2 메모리클라이언트들에의한 DRAM 메모리디바이스에서의연관된뱅크에대한액세스를인터리빙함으로써해결된다.
摘要翻译：公开了用于管理对DRAM存储器件的访问请求的系统，方法和计算机程序。一个实施例包括在与DRAM存储器设备进行相应的存储器交易之前接收多个存储器客户端中的至少一个的存储器访问模式数据。接下来，基于接收到的存储器访问模式数据确定多个存储器客户端中的第一个的未来事务可以与多个存储器客户端中的第二个存储器客户端的当前事务产生未来页面冲突。然后通过根据接收到的存储器访问模式数据，通过第一和第二存储器客户端对DRAM存储器设备中的相关联存储体的访问进行交织来解决未来页冲突。

5. 发明公开

KR1020150144809A 누설 전력을 감소시키기 위해 데이터 액세스 이전의 정적 랜덤 액세스 메모리(SRAM)의 비트라인들의 사전-충전 및 관련된 시스템들 및 방법들 有权
标题翻译：在降低漏电功率的数据访问之前的静态随机访问存储器（SRAM）中的预充电位，以及相关系统和方法
公开(公告)号：KR1020150144809A
公开(公告)日：2015-12-28
申请号：KR1020157034407
申请日：2014-05-02
申请人： 퀄컴 인코포레이티드
发明人： 차이,치아밍 , 게,샤오핑 , 리레즈,스티븐,에드워드 , 가그,쿠날
IPC分类号： G11C11/413 , G11C7/10 , G11C7/12 , G11C11/412 , G11C11/419
CPC分类号： G11C11/413 , G11C7/1042 , G11C7/1075 , G11C7/12 , G11C11/412 , G11C11/419
摘要： 본명세서에서개시된실시예들은누설전력을감소시키기위해데이터액세스이전에 SRAM(static random access memory)의비트라인들을프리-차지하기위한방법들및 장치들을포함한다. 메모리액세스로직회로는 SRAM의 SRAM 데이터어레이의제 1 데이터액세스경로에서액세스될데이터엔트리어드레스를포함하는메모리액세스요청을수신한다. SRAM은또한제 1 데이터액세스경로외부의제 2 데이터액세스경로에제공되는프리-차지회로를포함한다. 프리-차지회로는누설전력을감소시키기위해유휴기간들동안 SRAM 데이터어레이의비트라인을프리-차지하는것을방지하도록메모리액세스요청의부분으로서 SRAM 데이터어레이의프리-차지를인에이블하도록구성된다. 프리-차지회로가데이터액세스이전에 SRAM 데이터어레이의프리-차지를인에이블할수 있어서, 프리-차지회로는제 1 데이터액세스경로에레이턴시를부가하지않게된다.

6. 发明授权

KR101576779B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101576779B1
公开(公告)日：2015-12-10
申请号：KR20150155743
申请日：2015-11-06
IPC分类号： G11C11/412 , G11C11/413 , G11C11/417
CPC分类号： G11C11/417 , G11C5/02 , G11C5/06 , G11C7/1075 , G11C8/16 , G11C11/412 , G11C11/413 , H01L27/0207 , H01L27/11 , H01L27/1104
摘要： 노이즈마진을확대가능한반도체장치를제공한다. 예를들면, 각메모리셀 MC가제1 포트용의워드선 WLA와제2 포트용의워드선 WLB에접속되고, 복수의메모리셀 MC가매트릭스형상으로배치된메모리영역에서, 각워드선을, WLA0, WLB0, WLB1, WLA1, WLA2, …라고하는순번으로배치한다. 또한,WLA-WLA간및 WLB-WLB간의피치 d2를 WLA-WLB간의피치 d1보다도작게한다. 이와같이, 임의의워드선을기준으로그 양측의한쪽에피치 d2로동일포트의워드선이배치되고, 다른쪽에피치 d1로서로다른포트의워드선이배치되는구성을이용함으로써, 예를들면, WLA와 WLB를교대로배치하는경우와비교하여, 소면적에서서로다른포트간의간섭을저감할수 있어, 노이즈마진의확대가가능하게된다.
摘要翻译：提供了一种能够扩大噪声容限的半导体器件。例如，在每个存储单元MC纱布第一字线WLA沃赫字线被连接到WLB，多个存储单元MC配置成矩阵用于第二端口的端口的存储器区域中，相应的字线，WLA0， WLB0，WLB1，WLA1，WLA2，... 为了。另外，使WLA-WLA与WLB-WLB之间的间距d2小于WLA-WLB之间的间距d1。因此，基于所述任意字线的节距D2劳动工作端口的字线的两侧设置在侧，通过使用其中另一个端口的一个字线布置在所述间距D1为另一侧的结构，例如，WLA和与WLB交替布置的情况相比，可以减小小区域中的不同端口之间的干扰，并且可以扩大噪声容限。

7. 发明公开

KR1020150032659A 이중 포트 버퍼를 구비한 메모리 모듈 无效
标题翻译：具有双端口缓冲器的存储模块
公开(公告)号：KR1020150032659A
公开(公告)日：2015-03-27
申请号：KR1020147030513
申请日：2012-06-28
申请人： 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피
发明人： 브레이나드제임스더블유 , 할로웰윌리엄씨 , 카펜터데이비드지
IPC分类号： G06F13/14 , G06F13/38
CPC分类号： G06F3/0619 , G06F3/0647 , G06F3/068 , G06F13/1694 , G11C7/1075 , G06F13/14 , G06F13/38
摘要： 컴퓨터 시스템은 메모리 모듈을 포함한다. 메모리 모듈은 휘발성 메모리, 비휘발성 메모리 서브시스템, 호스트 포트, 및 듀얼 포트 버퍼 장치를 포함한다. 듀얼 포트 버퍼 장치는 비휘발성 메모리 서브시스템 및 호스트 포트를 휘발성 메모리에 동기적으로 결합한다. 듀얼 포트 버퍼 장치는 호스트 포트 및 비휘발성 메모리 서브시스템에 의해 제공되는 어드레스 정보를 휘발성 메모리에 선택적으로 라우팅하기 위한 라우팅 로직을 포함한다.

8. 发明授权

KR101445013B1 직렬 및 병렬 모드를 갖는 메모리 시스템 및 방법 有权
标题翻译：具有串行和并行模式的记忆系统和方法
公开(公告)号：KR101445013B1
公开(公告)日：2014-09-26
申请号：KR1020127024608
申请日：2007-12-10
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 편,홍범 , 오,학준 , 김,진기
IPC分类号： G11C7/10 , G11C11/34 , H03M9/00
CPC分类号： G11C7/1045 , G11C7/1006 , G11C7/1051 , G11C7/1075 , G11C7/1078 , G11C2207/107
摘要： 직렬 액세스 또는 병렬 액세스를 사용하여 하나 이상의 메모리 뱅크로의 액세스의 방법이 실행되는 것을 허용하는 방법 및 시스템이 제공된다. 직렬 모드에서, 각각의 링크는 독립적인 직렬 링크로서 동작한다. 대조적으로, 직렬 모드에서, 링크는 병렬 링크로서 공통으로 동작한다. 입력 및 출력 제어가 직렬 모드에서 각각의 링크에 대해 독립적으로 수신되면, 병렬 모드 동안 단일 세트의 입력 및 출력 제어가 모든 링크에 의해 공통으로 사용된다.

9. 发明公开

KR1020140102718A 비경쟁 메모리 장치 审中-实审
标题翻译：无内存安排
公开(公告)号：KR1020140102718A
公开(公告)日：2014-08-22
申请号：KR1020147017494
申请日：2012-09-28
申请人： 자일링크스 인코포레이티드
发明人： 우에프렘씨 , 사하리아기아네쉬
IPC分类号： G11C7/00 , G11C8/00
CPC分类号： G11C7/1075 , G11C5/04 , G11C29/023 , G11C29/028
摘要： 메모리 장치(200)는 복수의 메모리 블록들(208), 제 1 그룹의 액세스 포트들(204), 및 제 2 그룹의 액세스 포트들(206)을 포함한다. 라우팅 회로(209)는 복수의 메모리 블록들의 개개의 메모리 블록에 제 1 그룹의 액세스 포트들 및 제 2 그룹의 액세스 포트들의 각 쌍을 결합한다. 각 쌍은 제 1 그룹으로부터의 제 1 액세스 포트 및 제 2 그룹으로부터의 제 2 액세스 포트를 포함한다. 제 1 액세스 포트는 개개의 메모리 블록의 제 1 부분에의 기록 액세스를 갖지만, 그 메모리 블록의 제 2 부분에의 기록 액세스를 갖지 않고, 제 2 부분에의 판독 액세스를 갖지만, 제 1 부분에의 판독 액세스를 갖지 않는다. 제 2 액세스 포트는 제 2 부분에의 기록 액세스를 갖지만, 제 1 부분에의 기록 액세스를 갖지 않고, 제 1 부분에의 판독 액세스를 갖지만, 제 2 부분에의 판독 액세스를 갖지 않는다.

10. 发明公开

KR1020140053266A 룩업 클러스터 컴플렉스 有权
标题翻译： LOOKUP CLUSTER COMPLEX
公开(公告)号：KR1020140053266A
公开(公告)日：2014-05-07
申请号：KR1020147005633
申请日：2012-08-02
申请人： 캐비엄, 인코포레이티드
发明人： 고얄라잔 , 보차드그레그에이.
IPC分类号： H04L12/70
CPC分类号： H04L63/06 , G06F3/0629 , G06F3/0647 , G06F9/46 , G06F9/5016 , G06F9/5027 , G06F11/203 , G06F12/00 , G06F12/0207 , G06F12/04 , G06F12/06 , G06F12/0623 , G06F12/0802 , G06F12/0868 , G06F12/126 , G06F13/16 , G06F13/1642 , G06N5/02 , G06N5/027 , G11C7/1075 , H04L43/18 , H04L45/742 , H04L45/745 , H04L47/2441 , H04L47/39 , H04L63/0227 , H04L63/0263 , H04L63/10 , H04L67/10 , H04L69/02 , H04L69/22 , Y02B70/30 , Y02B70/32 , Y02D10/14 , Y02D10/22
摘要： 패킷 처리기는 네트워크 아키텍처 내에서 패킷들의 룰 매칭 (rule matching) 을 제공한다. 패킷 처리기는 다수의 룩업 엔진 및 각각의 온-칩 메모리 유닛을 갖는 룩업 클러스터 컴플렉스를 포함한다. 각 룩업 엔진은 패킷과 연관된 키 요청을 수신하고 패킷 데이터와 매칭하는 룰들의 서브세트를 결정한다. 이러한 룰 매칭의 결과로서, 룩업 엔진은 매칭의 발견 여부를 표시하는 응답 메시지를 보낸다.
摘要翻译：在一个实施例中，一种方法包括通过将具有至少一个报头字段的密钥匹配规则的报头存储在存储器（i）中来编码具有至少一个维度的密钥匹配规则，以及（ii）至少一个规则值字段的关键匹配规则对应于其中一个维度。

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