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11. 发明授权

KR1019950002290B1 반도체 기억장치 失效
公开(公告)号：KR1019950002290B1
公开(公告)日：1995-03-16
申请号：KR1019910021470
申请日：1991-11-28
申请人： 가부시끼가이샤 도시바
发明人： 사이토쇼오조
IPC分类号： G11C11/00
CPC分类号： G11C11/5628 , G11C7/06 , G11C11/56 , G11C11/5621 , G11C11/5642 , G11C11/5657
摘要： 내용 없음.

12. 发明公开

KR20180037068A 강유전성 메모리 셀들을 동작시키는 방법들, 및 관련된 강유전성 메모리 셀들 有权
标题翻译：操作铁电存储器单元的方法以及操作铁电存储器单元的方法
公开(公告)号：KR20180037068A
公开(公告)日：2018-04-10
申请号：KR20187009019
申请日：2016-08-18
申请人： 마이크론 테크놀로지, 인크
发明人： 니콜레스,스티븐씨. , 샤반,아쇼니타에이. , 록클라인,매튜엔.
IPC分类号： G11C11/22 , H01L27/11502
CPC分类号： G11C11/225 , G11C11/22 , G11C11/221 , G11C11/2273 , G11C11/2275 , G11C11/2297 , G11C11/5657 , G11C13/047 , G11C14/00 , H01L27/11502 , H01L27/11507 , H01L28/55 , H01L28/56 , H01L28/65 , H01L28/75
摘要： 강유전성메모리셀을동작시키는방법들. 방법은강유전성메모리셀에양의바이어스전압및 음의바이어스전압중 하나를인가하는단계를포함하며, 상기강유전성메모리셀은상부전극, 하부전극, 상부전극및 하부전극사이에서의강유전성재료, 및강유전성재료및 상부전극및 하부전극중 하나사이에서의계면재료를포함한커패시터를포함한다. 방법은강유전성메모리셀의분극을스위칭하기위해양의바이어스전압및 음의바이어스전압중 또다른하나를강유전성메모리셀에인가하는단계를포함하며, 여기에서음의바이어스전압의절대값은양의바이어스전압의절대값과상이하다. 강유전성메모리셀들이또한설명된다.
摘要翻译：操作铁电存储器单元的方法。方法包括施加正偏压电压的偏压电压中的一个和一个铁电存储单元，其中，所述铁电存储单元是上部电极，下部电极，上部电极和下部电极之间的铁电材料eseoui的负极，和与强电介质材料的步骤以及在上电极和下电极中的一个之间包括界面材料的电容器。方法中的负偏压的绝对值和正偏置电压的偏置电压的进一步的一个和负切换铁电存储器单元，其包括的偏振：将铁电存储器单元，所述偏置电压，其中所述量。“ 还描述了铁电存储器单元。

13. 发明公开

KR1020160101540A 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법 审中-实审
标题翻译：电阻式存储器件，电阻式存储器系统及其工作方法
公开(公告)号：KR1020160101540A
公开(公告)日：2016-08-25
申请号：KR1020150024311
申请日：2015-02-17
申请人： 삼성전자주식회사
发明人： 오은주 , 유영건 , 공준진 , 손홍락 , 신한신
IPC分类号： G11C13/00 , G11C29/42 , G11C5/14
CPC分类号： G11C13/004 , G06F11/1048 , G11C11/1655 , G11C11/1673 , G11C11/5607 , G11C11/5657 , G11C11/5664 , G11C11/5678 , G11C11/5685 , G11C13/0026 , G11C13/0069 , G11C2013/0054 , G11C2213/72 , G11C5/147 , G11C13/0038 , G11C29/42
摘要： 본개시는멀티레벨메모리셀로구현되는저항성메모리장치를포함하는저항성메모리시스템의동작방법에관한것으로서, 상기메모리셀의복수의저항상태를판별하는데이용되는복수의기준전압들의전압레벨을설정하는단계; 및상기복수의기준전압에기초하여메모리셀의데이터를독출하는단계를포함하고, 상대적으로고 저항상태를판단하는데이용되는기준전압들간의전압차이는상대적으로저 저항상태를판단하는데이용되는기준전압들간의전압차이보다클 수있다.
摘要翻译：本公开涉及一种用于操作电阻式存储器系统的方法，其包括包括多级存储器单元的电阻式存储器件。该方法包括设置用于确定存储单元的电阻状态的参考电压的电压电平的步骤; 以及基于参考电压读取存储器单元的数据的步骤。用于确定相对高电阻状态的参考电压之间的电压差大于用于确定相对低电阻状态的参考电压之间的电压差。因此，可以减少读取数据中的错误的产生。

14. 发明公开

KR1020160072264A 멀티-비트 강유전체 메모리 디바이스 및 멀티-비트 강유전체 메모리 디바이스를 형성하는 방법 有权
标题翻译：多位电磁存储器件及其形成方法
公开(公告)号：KR1020160072264A
公开(公告)日：2016-06-22
申请号：KR1020167014410
申请日：2014-10-29
申请人： 마이크론 테크놀로지, 인크.
发明人： 카르다,카말엠. , 기얼리,에프.다니엘 , 라마스와미,디.브이.널말 , 모우리,샨드라브이.
IPC分类号： H01L43/12 , H01L43/02 , H01L43/10 , G11C11/22 , G11C11/56 , H01L27/115 , H01L49/02
CPC分类号： G11C11/5657 , G11C11/221 , G11C11/2273 , G11C11/2275 , H01L27/11507 , H01L28/40 , H01L43/02 , H01L43/12 , H01L43/10
摘要： 멀티-비트강유전체메모리디바이스및 멀티-비트강유전체메모리디바이스를형성하는방법이제공된다. 멀티-비트강유전체메모리디바이스를형성하는일례의방법은비아의제1 측면상에제1 강유전체재료를형성하는단계, 비아의제2 측면을노출시키도록재료를제거하는단계, 및비아의제1 측면에비해다른두께로비아의제2 측면상에제2 강유전체재료를형성하는단계를포함할수 있다.

15. 发明授权

KR101583685B1 그라핀 메모리 셀 및 그것의 제조 방법 有权
标题翻译：石墨烯记忆单元及其制造方法
公开(公告)号：KR101583685B1
公开(公告)日：2016-01-08
申请号：KR1020117008018
申请日：2009-09-23
申请人： 내셔널 유니버시티 오브 싱가포르
发明人： 오에짜일마츠,바바로스 , 쳉,이 , 니,광,친 , 토우,치타트
IPC分类号： H01L21/8247 , H01L27/115 , H01L21/8236 , G11C14/00
CPC分类号： G11C13/0014 , B82Y10/00 , G11C11/22 , G11C11/5657 , G11C11/5664 , G11C13/025 , G11C2213/35 , H01L29/1606 , H01L29/6684 , H01L29/7781 , H01L29/78391 , H01L29/78684
摘要： 상기공개된메모리셀(10)은메모리셀의데이터값들을나타내는제어가능한저항상태들을가지는그라핀층(16)을포함한다. 하나의예시적인실시형태에서, 강유전체층(18)이저항상태들을제어하도록하는것에의해비-휘발성메모리가제공된다. 상기예시적인실시형태에서, 이진 '0'들및 '1'들은각각상기그라핀층(16)의낮고높은저항상태들에의해나타나고, 그리고이러한상태들은상기강유전체층(18)의방향들을분극화하는것에의해비-휘발성방식으로전환된다.

16. 发明公开

KR1020150117759A 전자 장치 审中-实审
标题翻译：电子设备
公开(公告)号：KR1020150117759A
公开(公告)日：2015-10-21
申请号：KR1020140043014
申请日：2014-04-10
申请人： 에스케이하이닉스 주식회사 , 도시바 메모리 가부시키가이샤
发明人： 이지왕 , 김동근 , 다카하시마사히로 , 이나바츠네오
IPC分类号： G11C13/00
CPC分类号： G11C11/1673 , G11C11/15 , G11C11/16 , G11C11/1659 , G11C11/5607 , G11C11/5657 , G11C13/0004 , G11C13/0007 , G11C13/004 , G11C16/28 , G11C2013/0054 , G11C2213/79
摘要： 반도체메모리를포함하는전자장치에서, 상기반도체메모리는저장된값에따라다른저항값을갖는제1가변저항소자; 저장된값에따라다른저항값을갖는제2가변저항소자; 제1기준저항값을갖는기준저항소자; 상기제1가변저항소자에제1입력단이연결되고, 상기기준저항소자에제2입력단이연결되고, 상기제1가변저항소자의저항값이제2기준저항값보다큰지작은지판별하는제1비교부; 및상기제2가변저항소자에제1입력단이연결되고, 상기기준저항소자에제2입력단이연결되고, 상기제2가변저항소자의저항값이상기제2기준저항값보다큰지작은지판별하는제2비교부를포함할수 있다.
摘要翻译：本发明涉及一种包括半导体存储器的电子设备。半导体存储器包括：具有根据存储值的另一电阻值的第一可变电阻元件; 第二可变电阻元件，其包括根据存储值的另一电阻值; 具有第一参考电阻值的参考电阻元件; 第一比较单元，其中第一输入端连接到第一可变电阻元件，第二输入端连接到参考电阻元件，并且其确定第一可变电阻元件的电阻值是大于还是小于第二参考电阻值; 以及第二比较单元，其中第一输入端连接到第二可变电阻元件，并且第二输入端连接到参考电阻元件，并且其确定第二可变电阻元件的电阻值是大还是小比第二参考电阻值。

17. 发明授权

KR101429160B1 멀티비트 메모리 소자 有权
标题翻译：多位存储器件
公开(公告)号：KR101429160B1
公开(公告)日：2014-09-23
申请号：KR1020130071575
申请日：2013-06-21
申请人： 한국과학기술원
发明人： 이희철 , 김우영
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： G11C11/5657 , G11C11/56 , G11C13/025 , H01L21/28273 , B82Y10/00 , G11C11/22 , H01L21/28291
摘要： An embodiment of the present invention relates to a multi-bit memory element. According to the embodiment of the present invention, the memory element includes: a substrate; a first electrode placed on the substrate; a first memory part placed on the substrate and the first electrode containing an electrically polarizing material indicating hysteresis; a semiconductor part placed on the first memory part; a source electrode placed on a side of the semiconductor part; a drain electrode placed on the other side of the semiconductor part; a second memory part placed on the semiconductor part, placed between the source electrode and the drain electrode containing the electrically polarizing material indicating hysteresis; and a second electrode placed on the second memory part. When a first operating voltage is applied to the first electrode and a second operating voltage is not applied to the second electrode, a current I_D1 flows in the semiconductor part. When the first operating voltage is not applied to the first electrode and the second operating voltage is applied to the second electrode, a current I_D2 flows in the semiconductor part. When the first operating voltage is applied to the first electrode and the second operating voltage is applied to the second electrode, a current I_D3 (I_D1+I_D2) flows in the semiconductor part and the current I_D1 is larger than the current I_D2.
摘要翻译：本发明的实施例涉及一种多位存储元件。根据本发明的实施例，存储元件包括：基板; 放置在基板上的第一电极; 放置在基板上的第一存储器部分和包含表示磁滞的电极化材料的第一电极; 放置在第一存储器部分上的半导体部件; 位于所述半导体部件侧的源电极; 放置在所述半导体部件的另一侧的漏电极; 放置在半导体部分上的第二存储器部分，放置在包含指示滞后的电极化材料的源电极和漏电极之间; 以及放置在第二存储器部分上的第二电极。当向第一电极施加第一工作电压并且第二工作电压不施加到第二电极时，电流I_D1在半导体部件中流动。当第一工作电压不施加到第一电极并且第二工作电压施加到第二电极时，电流I_D2流入半导体部件。当第一工作电压被施加到第一电极并且第二工作电压被施加到第二电极时，电流I_D3（I_D1 + I_D2）在半导体部分中流动，并且电流I_D1大于当前I_D2。

18. 发明公开

KR1020140026698A 강유전체 게이트 전계효과트랜지스터의 게이트 전압 조절을 통한 멀티레벨 비휘발성 강유전체 고분자 메모리 동작 방법 有权
标题翻译：通过控制栅极电压使用FEFETS作为多层非线性微波聚合物存储器件的方法
公开(公告)号：KR1020140026698A
公开(公告)日：2014-03-06
申请号：KR1020120092076
申请日：2012-08-23
申请人： 연세대학교 산학협력단
发明人： 박철민 , 황선각
IPC分类号： G11C11/22 , G11C16/02
CPC分类号： G11C11/223 , G11C11/2275 , G11C11/5657 , G11C11/5664
摘要： The present invention relates to a multi-level non-volatile memory device and, more specifically, to a technique capable of configuring a multi-level memory device using a ferroelectric gate field-effect transistor. Data density increases since multi-level is possible using a single cell. In addition, the multi-level memory cell having flexibility, outstanding data retention, and durability can be manufactured.
摘要翻译：本发明涉及一种多级非易失性存储器件，更具体地说，涉及一种使用铁电栅极场效应晶体管来配置多电平存储器件的技术。数据密度增加，因为使用单个单元可以实现多级。此外，可以制造具有灵活性，优异的数据保持性和耐久性的多层存储单元。

19. 发明公开

KR1020090109823A 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치 无效
标题翻译：使用可变电阻元件的多级非易失性存储器件
公开(公告)号：KR1020090109823A
公开(公告)日：2009-10-21
申请号：KR1020080035242
申请日：2008-04-16
申请人： 삼성전자주식회사
发明人： 최병길 , 김두응
IPC分类号： G11C16/04 , G11C16/26
CPC分类号： G11C13/004 , G11C11/56 , G11C11/5657 , G11C11/5678 , G11C13/00 , G11C13/0004 , G11C2013/0054 , G11C2211/5634
摘要： PURPOSE: A multi-level nonvolatile memory device using variable resistive element is provided to improve the reliability of the read operation. CONSTITUTION: A multi-level nonvolatile memory device using variable resistive element includes the multi-level memory cell, the first lead, and the second lead. The multi-level memory cell can change the resistance level. The first lead leads the first bit data by providing the first lead bias to the multi-level memory cell. The second lead leads the second bit data by providing the second lead bias to the multi-level memory cell.
摘要翻译：目的：提供使用可变电阻元件的多级非易失性存储器件，以提高读取操作的可靠性。构成：使用可变电阻元件的多级非易失性存储器件包括多级存储单元，第一引线和第二引线。多层存储单元可以改变电阻水平。第一引线通过向多级存储器单元提供第一引线偏置来引导第一位数据。第二引线通过向多级存储器单元提供第二引线偏置来引导第二位数据。

20. 发明公开

KR1020080061236A 강유전체 소자를 적용한 반도체 메모리 장치 및 그리프레쉬 방법 失效
标题翻译：使用微波器件的半导体存储器件及其刷新方法
公开(公告)号：KR1020080061236A
公开(公告)日：2008-07-02
申请号：KR1020070065034
申请日：2007-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 강희복 , 홍석경
IPC分类号： G11C11/22 , G11C11/401 , G11C11/406
CPC分类号： G11C11/223 , G11C11/2273 , G11C11/2275 , G11C11/401 , G11C11/5657 , H01L27/11585
摘要： A semiconductor memory device using a ferroelectric device and a refresh method thereof are provided to improve data retention characteristics without losing refresh information when DRAM is turned off. A semiconductor memory device includes a channel region formed on a substrate(1), a drain region and a source region formed on both ends of the channel region, a ferroelectric layer(4) formed on the channel region and a word line formed on the ferroelectric layer. The semiconductor memory device includes a 1-T(One-Transistor) FET(Field Effect Transistor) type memory cell inducing different channel resistance in the channel region according to polarity state of the ferroelectric layer. A left-n bit storing part(10) stores left-n bit data applied through a first drain/source region. A right-n bit storing part(20) stores right-n bit data applied through a second drain/source region. Read operation of 2n-bit data is performed by sensing a cell sensing current value varying according to polarity state of the ferroelectric layer when a read voltage is applied to the word line and a sensing bias voltage is applied to one of the first and the second drain/source region. Write operation of 2n-bit data is performed by changing polarity of the ferroelectric layer according to the voltage applied to the word line and the first and the second drain/source region. A ground voltage is applied to the other region of the first drain/source region and the second drain/source region.
摘要翻译：提供一种使用铁电元件的半导体存储器件及其刷新方法，以在DRAM关闭时不会丢失刷新信息来提高数据保持特性。半导体存储器件包括形成在沟道区两端的衬底（1），漏区和源极区上形成的沟道区，形成在沟道区上的铁电层（4）和形成在沟道区上的字线铁电层。半导体存储器件包括根据铁电层的极性状态在沟道区域中引起不同沟道电阻的1-T（单晶体管）FET（场效应晶体管）型存储单元。左n位存储部分（10）存储通过第一漏极/源极区域施加的左n位数据。右n位存储部（20）存储通过第二漏/源区施加的右n位数据。当对字线施加读取电压时，通过感测根据强电介质层的极性状态变化的单元感应电流值来进行2n位数据的读取操作，并且感测偏置电压施加到第一和第二排水/源区。通过根据施加到字线和第一和第二漏极/源极区域的电压来改变铁电层的极性来执行2n位数据的写入操作。接地电压施加到第一漏极/源极区域和第二漏极/源极区域的另一个区域。

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