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1. 发明专利

KR102232766B1 KR102232766B1 - Semiconductor devices and method of manufacturing the same 有权
公开(公告)号：KR102232766B1
公开(公告)日：2021-03-26
申请号：KR1020150000787A
申请日：2015-01-05
申请人： 삼성전자주식회사
发明人： 윤찬식 , 유호인 , 이기석 , 조창현
IPC分类号： H01L29/66 , H01L29/78
CPC分类号： H01L27/10876 , H01L29/66734 , H01L21/31111 , H01L21/761 , H01L27/10814 , H01L27/10855 , H01L27/10891 , H01L29/4236 , H01L29/7843
摘要： 반도체 소자 및 이의 제조방법에 있어서, 소자 분리막에 의해 한정되는 활성영역 및 활성영역과 교차하는 라인 형상으로 연장되고 활성영역을 바닥부에 위치하는 게이트 영역 및 표면에 위치하는 접합영역으로 구분하는 트렌치를 구비하는 반도체 기판이 제공된다. 게이트 영역 상에 배치되어 트렌치에 매립되는 매립 게이트 구조물을 포함하는 워드라인과 접합영역 상에 배치되어 매립 게이트 구조물과 트랜지스터 구조물을 구성하는 접합층이 배치된다. 소자 분리막의 상부에 배치되어 접합층을 한정하고 전기적으로 절연하는 접합(junction) 분리막이 제공된다. 비트라인 컨택과 스토리지 노드컨택을 전기적으로 절연하여 반도체 소자의 동작 신뢰성을 높인다.

2. 发明专利

KR102222955B1 KR102222955B1 - Devices with body connection lines coupled with access devices 有权
公开(公告)号：KR102222955B1
公开(公告)日：2021-03-05
申请号：KR1020207000848A
申请日：2018-02-13
申请人： 마이크론 테크놀로지, 인크
发明人： 디팍 챈드라 팬데이 , 하이타오 리우 , 챈드라 모울리 , 산 디. 탱
IPC分类号： H01L27/108
CPC分类号： H01L27/10841 , H01L27/10814 , H01L27/10808 , H01L27/10852 , H01L27/10855 , H01L27/10873 , H01L27/10885 , H01L27/10891 , H01L29/66666 , H01L29/7827 , G11C2213/71 , G11C5/06 , G11C8/14
摘要： 액세스 디바이스와 결합된 바디 연결 라인을 가진 장치
일부 실시예는 수직 연장 반도체 기둥과 연관된 트랜지스터를 갖는 장치를 포함한다. 트랜지스터는 수직 연장 반도체 기둥 내의 상부 소스/드레인 영역, 수직 연장 반도체 기둥 내의 하부 소스/드레인 영역, 및 수직 연장 반도체 기둥 내의, 그리고 상부 및 하부 소스/드레인 영역 사이의, 채널 영역을 포함한다. 트랜지스터는 또한 채널 영역을 따라 게이트를 포함한다. 워드 라인은 트랜지스터의 게이트와 연결된다. 디지트 라인은 트랜지스터의 하부 소스/드레인 영역과 연결된다. 프로그램가능 디바이스는 트랜지스터의 상부 소스/드레인 영역과 결합된다. 바디 연결 라인은 워드 라인 위에 있으며 워드 라인과 평행하게 연장된다. 바디 연결 라인은 수직으로 연장되는 반도체 재료 기둥 내로 관통하는 측면 에지를 갖는다. 바디 연결 라인은 반도체 재료 기둥과는 상이한 조성을 가진다.

3. 发明专利

JP2015165521A 半導体装置の製造方法审中-公开
标题翻译：半导体器件制造方法
公开(公告)号：JP2015165521A
公开(公告)日：2015-09-17
申请号：JP2012222193
申请日：2012-10-04
申请人：ピーエスフォールクスコエスエイアールエル , PS4 Luxco S.a.r.l.
发明人：西寛生 , 大嶋弘充
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/10891 , H01L21/76224 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/10876
摘要：【課題】内壁酸化膜を確実に除去し、過剰な掘り込みを回避して素子分離絶縁膜の厚さを確保し、リーク電流の発生を防止できる半導体装置の製造方法を提供する。【解決手段】シリコン基板1に、第1方向に延在して第2方向に繰り返し配置される複数の素子分離溝23及び活性領域を形成する工程と、活性領域の側面に内壁酸化膜24を形成する工程と、素子分離溝23を埋め込む素子分離絶縁膜25を形成して素子分離領域2を形成する工程と、第2方向に延在する複数のマスク膜パターンを形成し、マスク膜パターンの開口部に活性領域と素子分離領域2とを露出させる工程と、素子分離領域2に露出した素子分離絶縁膜25をエッチバックするとともに、活性領域の両側面をサイドエッチして内壁酸化膜24を除去する工程と、活性領域に露出したシリコン基板1をエッチバックしてサドル型フィン部11を形成する工程とを備える。【選択図】図6C
摘要翻译：要解决的问题：提供一种半导体器件制造方法，其可以成功地去除内壁氧化膜并避免过度挖掘以确保元件隔离绝缘膜的厚度从而防止漏电流的发生。解决方案：半导体器件制造方法包括：在硅衬底1上形成多个元件隔离沟槽23和有源区域的过程，其在第一方向上延伸并且沿第二方向重复布置; 在每个有源区的侧面上形成内壁氧化物膜24的工艺; 形成用于填充元件隔离沟槽以形成元件隔离区域2的元件隔离绝缘膜25的工艺; 形成沿着第二方向延伸的多个掩模膜图形的工艺，以分别在掩模膜图案的开口上露出有源区和元件隔离区2; 对暴露在元件隔离区域2上的元件隔离绝缘膜25进行蚀刻，并蚀刻每个有源区域的两个侧面以除去内壁氧化膜24的工艺; 以及对暴露在有源区上的硅衬底1进行回蚀以形成鞍形鳍部11的工序。

4. 发明专利

JP2015005703A 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2015005703A
公开(公告)日：2015-01-08
申请号：JP2013131720
申请日：2013-06-24
申请人：マイクロンテクノロジー, インク. , Micron Technology Inc , マイクロンテクノロジー, インク.
发明人： TAKESAKO HISAAKI
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/108 , H01L21/76816 , H01L21/76883 , H01L27/10885 , H01L27/10888 , H01L27/10891 , H01L27/10894
摘要：【課題】給電用のワード線コンタクトプラグと半導体基板とのショートマージンを充分に確保可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】メモリセル領域の半導体基板2内に形成された埋め込みセルビット線5aと、前記メモリセル領域でX方向に延在し、一端が前記周辺回路領域に達すると共に、半導体基板2内で埋め込みセルビット線5aよりも深さ寸法が小さくなるようにゲート絶縁膜を介して半導体基板2内に形成されたゲート電極11と、埋め込みセルビット線5aの底面よりも深さ寸法が大きく、ゲート電極11の前記一端と重なるように前記周辺回路領域の半導体基板2内に形成された絶縁部R3と、埋め込みセルビット線5aに接続して形成されたセルビット線コンタクトプラグと、絶縁部R3内でゲート電極11に接続するように埋設されたセルワード線コンタクトプラグ13と、を有する。【選択図】図2
摘要翻译：要解决的问题：提供一种能够充分确保用于供电的字线接触插塞与半导体衬底之间的短路裕度的半导体器件，并提供制造半导体器件的方法。解决方案：半导体器件包括：形成在存储单元区域中的半导体衬底2中的掩埋单元位线5a; 在存储单元区域中沿着X方向延伸的栅电极11，其一端到达周边电路区域，并且经由栅极绝缘膜形成在半导体基板2中，使得其深度尺寸小于埋入单元位线 5a; 绝缘部分R3具有比掩埋单元位线5a的底表面更大的深度尺寸并且形成在外围电路区域中的半导体衬底2中以与栅电极11的一端重叠; 与掩埋单元位线5a连接形成的单元位线接触插塞; 以及在绝缘部分R3中被埋入以连接到栅电极11的单元字线接触插头13。

5. 发明专利

JP2014523127A 6f2dram cell 审中-公开
公开(公告)号：JP2014523127A
公开(公告)日：2014-09-08
申请号：JP2014518557
申请日：2012-04-20
申请人：インテルコーポレイション
发明人：ワーン，イー , クレアウェブ，エム． , リンダート，ニック , シヴァクマール，スワミナタン , エックス．ジャーン，ケヴィン , ソマセカール，ディネシュ
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10814 , H01L27/0207 , H01L27/10891
摘要：対にされたセルを有する６Ｆ
２ＤＲＡＭセルが記載される。一実施形態において、ダミーワードラインを画成するゲートを有するｎ型アイソレーショントランジスタによって、セル対同士がアイソレートされる。ダミーワードラインは、ｐチャネルデバイスに好ましい仕事関数を有する金属から形成される。

6. 发明专利

JP2012256837A Storage device and semiconductor device 有权
标题翻译：存储器件和半导体器件
公开(公告)号：JP2012256837A
公开(公告)日：2012-12-27
申请号：JP2012013618
申请日：2012-01-26
申请人： Semiconductor Energy Lab Co Ltd , 株式会社半導体エネルギー研究所
发明人： YAMAZAKI SHUNPEI , KOYAMA JUN
IPC分类号： H01L21/8242 , C23C14/34 , G11C11/401 , G11C11/404 , H01L27/10 , H01L27/108 , H01L29/786
CPC分类号： G11C11/404 , G11C11/4085 , H01L21/84 , H01L27/0688 , H01L27/1085 , H01L27/10873 , H01L27/10891 , H01L27/10897 , H01L27/1207 , H01L28/60
摘要： PROBLEM TO BE SOLVED: To provide a storage device which can achieve high-speed operation or reduction in a frequency of a refresh operation.SOLUTION: A storage device comprises a cell array 101 provided on a driving circuit 102, in which potential from the driving circuit 102 is supplied to wiring connected to memory cells 100. Each of a plurality of memory cells 100 included in the cell array 101 has a switching element and a capacitative element in which supply, holding and discharge of charge are controlled by the switching element. A transistor used as the switching element includes, in a channel formation region, a semiconductor having bandgap wider than silicon and an intrinsic carrier density lower than silicon.
摘要翻译：要解决的问题：提供一种可实现高速操作或降低刷新频率的存储装置。解决方案：存储设备包括设置在驱动电路102上的单元阵列101，其中来自驱动电路102的电位被提供给连接到存储单元100的布线。包含在单元中的多个存储单元100中的每一个阵列101具有开关元件和电容元件，其中电荷的保持和放电由开关元件控制。用作开关元件的晶体管在通道形成区域中包括具有比硅更宽的带隙和比硅更低的本征载流子密度的半导体。版权所有（C）2013，JPO＆INPIT

7. 发明专利

JP2012248841A Semiconductor device including double gate electrode structure, and manufacturing method for the same 审中-公开
标题翻译：包括双门电极结构的半导体器件及其制造方法
公开(公告)号：JP2012248841A
公开(公告)日：2012-12-13
申请号：JP2012118686
申请日：2012-05-24
申请人： Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： KIM JI-YOUNG , OH YONG-CHUL , WOO DONG-SOO , CHUNG HYUN WOO , JIN GYO-YOUNG , CHOI SEONG-KWAN , HONG HYEONG-SUN , HWANG YOO-SANG
IPC分类号： H01L21/336 , H01L21/8242 , H01L21/8244 , H01L21/8246 , H01L21/8247 , H01L27/105 , H01L27/108 , H01L27/11 , H01L27/115 , H01L29/78 , H01L29/788 , H01L29/792
CPC分类号： G11C11/4096 , G11C11/404 , G11C11/4085 , H01L21/823437 , H01L27/10823 , H01L27/10873 , H01L27/10876 , H01L27/10891 , H01L27/10894 , H01L29/41741 , H01L29/4236 , H01L29/66484 , H01L29/66613 , H01L29/66666 , H01L29/7827 , H01L29/7831
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device including a double gate electrode structure, that can increase the on current while minimizing the generation of leakage current, and provide a manufacturing method for the semiconductor device.SOLUTION: A semiconductor device includes: a gate electrode disposed on a substrate; a first impurity implantation region and a second impurity implantation region disposed on the substrate so that each is disposed adjacent to each end of the gate electrode; and a channel region disposed between the first impurity implantation region and the second impurity implantation region. The gate electrode includes a first sub-gate electrode adjacent to the first impurity implantation region and a second sub-gate electrode adjacent to the second impurity implantation region. The first sub-gate electrode and the second sub-gate electrode are disposed on the channel region. In this semiconductor device, one channel region is independently controlled by the two sub-gates, so that the generation of leakage current can be minimized.
摘要翻译：解决的问题：提供一种包括双栅电极结构的半导体器件，其可以在使漏电流的产生最小化的同时增加导通电流，并提供半导体器件的制造方法。解决方案：半导体器件包括：设置在衬底上的栅电极; 设置在所述基板上的第一杂质注入区域和第二杂质注入区域，使得它们各自邻近所述栅极电极的每一端设置; 以及设置在第一杂质注入区和第二杂质注入区之间的沟道区。栅电极包括与第一杂质注入区相邻的第一子栅电极和与第二杂质注入区相邻的第二子栅电极。第一子栅极电极和第二子栅极电极设置在沟道区域上。在该半导体器件中，一个沟道区域由两个子栅极独立地控制，从而可以使泄漏电流的产生最小化。版权所有（C）2013，JPO＆INPIT

8. 发明专利

JP5067634B2 A method of forming a memory circuit 有权
公开(公告)号：JP5067634B2
公开(公告)日：2012-11-07
申请号：JP2008524979
申请日：2006-07-13
申请人：マイクロンテクノロジー, インク.
发明人：コール，スティーブ , パレク，クナル，アール． , マシュー，スラジ
IPC分类号： H01L27/088 , H01L21/8234 , H01L21/8242 , H01L27/10 , H01L27/108
CPC分类号： H01L29/6656 , H01L27/10882 , H01L27/10891 , H01L27/10894

9. 发明专利

JP2012134439A Semiconductor device and manufacturing method of the same 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2012134439A
公开(公告)日：2012-07-12
申请号：JP2011105376
申请日：2011-05-10
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： MIKASA NORIAKI
IPC分类号： H01L21/8242 , H01L21/336 , H01L27/108 , H01L29/78
CPC分类号： H01L29/7827 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/10876 , H01L27/10891
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method of the same, which can increase on-state current by reducing channel resistance and activate each transistor independently and stably.SOLUTION: A semiconductor device comprises gate electrode grooves 18 provided on a semiconductor substrate 13 so as to extend in a Y direction and each having a bottom surface 18c and first and second side faces 18a, 18b facing each other, a gate electrode 22 provided to fill a lower part of the gate electrode groove 18 via a gate insulation film 21, an embedded insulation film 24 provided to fill the gate electrode groove 18 to cover a top face 22a of the gate electrode 22, a first impurity diffusion region 28 provided on the semiconductor substrate 13 so as to cover an upper part 21A of the gate insulation film 21 disposed on the first side face 18a, and a second impurity diffusion region 29 provided on the semiconductor substrate 13 so as to cover at least the gate insulation film 21 disposed on the second side face 18b.
摘要翻译：要解决的问题：提供一种半导体器件及其制造方法，其可以通过降低沟道电阻并独立且稳定地激活每个晶体管来增加导通电流。解决方案：半导体器件包括设置在半导体衬底13上以沿Y方向延伸的栅极电极沟槽18，每个具有底表面18c和彼此面对的第一和第二侧面18a，18b，栅电极 22，其经由栅极绝缘膜21填充栅电极槽18的下部，设置为填充栅电极槽18以覆盖栅电极22的顶面22a的嵌入绝缘膜24，第一杂质扩散区 28，设置在半导体基板13上，以覆盖设置在第一侧面18a上的栅极绝缘膜21的上部21A和设置在半导体基板13上的第二杂质扩散区29，以便至少覆盖栅极设置在第二侧面18b上的绝缘膜21。版权所有（C）2012，JPO＆INPIT

10. 发明专利

JP2012089566A Semiconductor device, manufacturing method thereof, data processing system 审中-公开
标题翻译：半导体器件，其制造方法，数据处理系统
公开(公告)号：JP2012089566A
公开(公告)日：2012-05-10
申请号：JP2010232641
申请日：2010-10-15
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： NAKAMURA NOBUYUKI
IPC分类号： H01L27/108 , H01L21/3205 , H01L21/60 , H01L21/8242 , H01L23/52 , H01L27/10
CPC分类号： H01L27/10894 , H01L21/76898 , H01L24/02 , H01L24/06 , H01L24/11 , H01L24/13 , H01L24/14 , H01L27/105 , H01L27/10855 , H01L27/10876 , H01L27/10891 , H01L2224/0401 , H01L2224/11 , H01L2224/11462 , H01L2224/13 , H01L2224/13009 , H01L2224/13082 , H01L2224/13083 , H01L2224/13111 , H01L2224/13144 , H01L2224/13147 , H01L2224/13155 , H01L2224/14181 , H01L2924/01029 , H01L2924/13091 , H01L2924/181 , H01L2924/00014 , H01L2924/01047 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device having an embedded gate electrode in a memory cell region and a planar-type gate electrode and a through electrode in a peripheral circuit region.SOLUTION: A manufacturing method of a semiconductor device comprises: a step of embedding and forming a word line in a groove of a memory cell region of a semiconductor substrate 50 via a first gate insulating film; a step of forming a peripheral gate electrode on the semiconductor substrate 50 of a peripheral circuit region via a second gate insulating film; a step of forming an interlayer insulating film and a metal film on the principal surface of the semiconductor substrate 50 and then simultaneously forming a capacity contact pad of the memory cell region and a local wiring 127 of the peripheral circuit region by patterning the metal film; and a step of forming a through plug by filling a conductor after forming an opening 151 for exposing the lower surface 127a side of the local wiring 127.
摘要翻译：要解决的问题：提供一种在存储单元区域中具有嵌入式栅电极的半导体器件的制造方法以及外围电路区域中的平面型栅电极和贯通电极。解决方案：半导体器件的制造方法包括：通过第一栅极绝缘膜将半导体衬底50的存储单元区域的沟内嵌入并形成字线的步骤; 通过第二栅极绝缘膜在外围电路区域的半导体衬底50上形成周边栅电极的步骤; 在半导体衬底50的主表面上形成层间绝缘膜和金属膜的步骤，然后通过图案化金属膜同时形成存储单元区域的电容接触焊盘和外围电路区域的局部布线127; 以及在形成用于暴露本地布线127的下表面127a侧的开口151之后填充导体的步骤，形成通孔。步骤：（C）2012，JPO＆INPIT

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