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1. 发明专利

JP2017538206A メモリウェアレベリング有权
公开(公告)号：JP2017538206A
公开(公告)日：2017-12-21
申请号：JP2017525331
申请日：2015-11-02
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：ジョヴァンニフォンタナ，マルコ , ジョヴァンニフォンタナ，マルコ , モンタナーロ，マッシモ
IPC分类号： G06F12/16 , G06F12/00 , G11C16/34
CPC分类号： G06F3/0616 , G06F3/0644 , G06F3/0647 , G06F3/0649 , G06F3/0679 , G06F3/0688
摘要：セクタ内並べ替え式ウェアレベリングシステム及び方法は、メモリデバイスにおいて、消耗が大きいサブセクタであって、高ウェアレベルを有し、第1セクタに存在するサブセクタを検出することと、低ウェアレベルを有するメモリデバイスの第2セクタを決定することと、第1セクタを第2セクタとスワップすることと、第1セクタ、第2セクタ、またはその両方の少なくとも1つのサブセクタの位置を並べ替えることとを含む。【選択図】図1

2. 发明专利

JP2017524997A 複数のメモリ動作を実施するための装置および方法审中-公开
公开(公告)号：JP2017524997A
公开(公告)日：2017-08-31
申请号：JP2016565686
申请日：2015-05-04
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：バルーチー，ダニエーレ , ヴィッラ，コラード
IPC分类号： G06F12/00 , H01L21/336 , H01L21/8239 , H01L27/10 , H01L27/105 , H01L27/11526 , H01L29/788 , H01L29/792 , H01L45/00
CPC分类号： G11C16/10 , G11C8/08 , G11C13/0004 , G11C13/0028 , G11C13/003 , G11C13/004 , G11C13/0061 , G11C13/0064 , G11C13/0069 , G11C13/0097 , G11C16/0483 , G11C16/08 , G11C16/26 , G11C16/32 , G11C16/3436 , G11C16/3459 , G11C2213/79
摘要：開示された技術は、メモリコントローラを通じて受信された単一のコマンドに応じて、複数のアクセス動作を実施するように構成されたメモリデバイスと、複数のアクセス動作を実施する方法に関連する。一態様においては、メモリデバイスは、複数のメモリセルを含むメモリアレイと、メモリコントローラとを含む。メモリコントローラは、メモリアレイで実施される複数のメモリアクセス動作を指定する単一のコマンドを受信するように構成される。メモリコントローラは、指定された複数のメモリアクセス動作をメモリアレイで実施させるようにさらに構成される。【選択図】図4B

3. 发明专利

JP2017521753A 読み出しキャッシュメモリ审中-公开
公开(公告)号：JP2017521753A
公开(公告)日：2017-08-03
申请号：JP2016568027
申请日：2015-05-18
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：フェン，ユージーン , アルコレオ，マシュー
IPC分类号： G06F11/10 , G06F3/06 , G06F12/08 , G06F12/16
CPC分类号： G06F3/0616 , G06F3/0608 , G06F3/0655 , G06F3/0685 , G06F3/0688 , G06F12/0806 , G06F12/0875 , G06F12/0888 , G06F12/1081 , G06F13/28 , G06F2212/2532 , G06F2212/621 , G11C7/1072 , G11C29/44 , G11C29/765 , G11C2029/0409 , G11C2207/2245 , Y02B60/1225 , Y02B60/1228 , Y02D10/13 , Y02D10/14
摘要：本開示は、読み出しキャッシュメモリのための方法及び装置を含む。1つの装置は、第1のDRAMアレイ、第1及び第2のNANDアレイ、ならびにDRAMアレイと第1のNANDアレイとの間のデータの移動及び第1のNANDアレイと第2のNANDアレイとの間のデータの移動を管理するよう構成された制御装置を備える、読み出しキャッシュメモリ装置を含む。【選択図】図2

4. 发明专利

JP2017517888A 冗長電気コネクタを有する相互接続構造と、それに関連するシステムおよび方法审中-公开
公开(公告)号：JP2017517888A
公开(公告)日：2017-06-29
申请号：JP2016569053
申请日：2015-05-22
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：チャンドル，アニルクマール
IPC分类号： H01L25/065 , H01L21/3205 , H01L21/60 , H01L21/768 , H01L23/12 , H01L23/522 , H01L25/07 , H01L25/18
CPC分类号： H01L25/0657 , H01L21/56 , H01L21/76898 , H01L23/3128 , H01L23/3675 , H01L23/481 , H01L23/49816 , H01L24/02 , H01L24/05 , H01L24/11 , H01L24/13 , H01L24/14 , H01L24/16 , H01L24/17 , H01L24/32 , H01L24/81 , H01L25/18 , H01L25/50 , H01L2224/02371 , H01L2224/02372 , H01L2224/0239 , H01L2224/0401 , H01L2224/05548 , H01L2224/05647 , H01L2224/1145 , H01L2224/11462 , H01L2224/1147 , H01L2224/13024 , H01L2224/13083 , H01L2224/13084 , H01L2224/131 , H01L2224/13111 , H01L2224/13147 , H01L2224/13155 , H01L2224/13164 , H01L2224/1329 , H01L2224/133 , H01L2224/13565 , H01L2224/13647 , H01L2224/1411 , H01L2224/14181 , H01L2224/16113 , H01L2224/16145 , H01L2224/17107 , H01L2224/17181 , H01L2224/32225 , H01L2224/32245 , H01L2224/73253 , H01L2224/81193 , H01L2224/81815 , H01L2224/83424 , H01L2224/83447 , H01L2224/83455 , H01L2224/83487 , H01L2224/8385 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06544 , H01L2225/06555 , H01L2225/06582 , H01L2225/06589 , H01L2924/10253 , H01L2924/1033 , H01L2924/14 , H01L2924/1431 , H01L2924/1434 , H01L2924/1436 , H01L2924/1437 , H01L2924/15311 , H01L2924/16235 , H01L2924/16251 , H01L2924/3512 , H01L2924/00014 , H01L2924/05032 , H01L2924/014 , H01L2924/0665 , H01L2924/01047
摘要：本明細書では、冗長電気コネクタを有する相互接続構造を有する半導体ダイアセンブリが開示される。一実施形態においては、半導体ダイアセンブリは、第一の半導体ダイと、第二の半導体ダイと、第一および第二の半導体ダイの間の相互接続構造とを含む。相互接続構造は、第一の半導体ダイに結合された第一の導電性膜と、第二の半導体ダイに結合された第二の導電性膜とを含む。相互接続構造は、第一および第二の導電性膜の間に延び、第一の導電性膜を介して互いに電気的に結合された複数の冗長電気コネクタをさらに含む。【選択図】図1

5. 发明专利

JP2017515239A ハイブリッドメモリキューブシステム相互接続ディレクトリベースキャッシュコヒーレンス方法审中-公开
公开(公告)号：JP2017515239A
公开(公告)日：2017-06-08
申请号：JP2016566636
申请日：2015-05-07
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：ディー．レイデル，ジョン , ディー．レイデル，ジョン , シー．マーフィー，リチャード , シー．マーフィー，リチャード
IPC分类号： G06F13/16 , G06F12/08 , G06F15/173
CPC分类号： G06F12/0817 , G06F12/0828 , G06F13/16 , G06F13/1663 , G06F13/40 , G06F13/4022 , G06F2212/622 , G11C5/025 , G11C8/12 , H01L25/0657 , H01L2924/0002 , H01L2924/00
摘要：システムは、複数のホストプロセッサと、ホストプロセッサに対する分散共有メモリとして構成された複数のハイブリッドメモリキューブ(HMC)デバイスとを含む。HMCデバイスは、第2のメモリダイの上端に配置された少なくとも第1のメモリダイを含む複数の集積回路メモリダイを含み、メモリダイのメモリの少なくとも一部は、メモリコヒーレンスディレクトリの少なくとも一部を含むようにマッピングされ、少なくとも1つの第2のデバイスによる複数のメモリダイのメモリへの三次元(3D)アクセスを管理するように構成された少なくとも1つのメモリコントローラ、及び複数のメモリダイのメモリに記憶されたデータに対するメモリコヒーレンスプロトコルを実装するように構成された論理回路を含む論理ベースダイとを含む。【選択図】図1

7. 发明专利

JP2017504217A メモリセル及びサポート回路の縦ストリングを有する方法及び機器有权
标题翻译：的方法和设备具有存储器单元的垂直串和支持电路
公开(公告)号：JP2017504217A
公开(公告)日：2017-02-02
申请号：JP2016548071
申请日：2015-01-21
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：武裕長谷川 , 武裕長谷川 , 作井　康司 , 康司作井
IPC分类号： H01L27/115 , H01L21/336 , H01L27/10 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11531 , G11C5/145 , G11C16/0483 , H01L21/28273 , H01L21/28282 , H01L27/0694 , H01L27/115 , H01L27/11546 , H01L27/11556 , H01L27/11573 , H01L27/11582 , H01L29/66477 , H01L29/78
摘要：機器及び方法が開示されている。このような1つの機器は、基板の上面に形成されたメモリセルのストリングを含む。サポート回路は基板の裏面に形成され、メモリセルのストリングに基板内の垂直配相互接続を通じて接続される。垂直配相互接続は、サラウンド基板トランジスタ及び/またはサラウンドゲートトランジスタなどのトランジスタとすることができる。【選択図】図3
摘要翻译：设备和方法被公开。一种这样的装置包括形成在所述衬底的所述上表面上的存储器单元的串。在衬底的背面上形成的支持电路，是通过在存储器单元的串在所述衬底中的垂直分布的互连相连。垂直分布的互连可以是晶体管，诸如环绕衬底的晶体管和/或环绕栅极晶体管。点域

8. 发明专利

JP2017503229A メモリ用の除算演算有权
标题翻译：用于存储器除法运算
公开(公告)号：JP2017503229A
公开(公告)日：2017-01-26
申请号：JP2016527212
申请日：2014-11-04
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：ビー．ウィーラー，カイル , ビー．ウィーラー，カイル
IPC分类号： G06F12/00 , G06F7/535 , G11C11/401
CPC分类号： G06F7/535 , G06F5/01 , G06F2207/5353
摘要：本開示の実施例は、メモリ内で除算演算を実行するための装置及び方法を提供する。実施例の装置は、センス線及び第1の本数の選択線に接続された第1の数のメモリセルを含む第1アドレス空間を備える。第1アドレス空間は、被除数値を記憶する。第2アドレス空間は、センス線及び第2の本数の選択線に接続された第2の数のメモリセルを含む。第2アドレス空間は、除数値を記憶する。第3アドレス空間は、センス線及び第3の本数の選択線に接続された第3の数のメモリセルを含む。第3アドレス空間は、剰余値を記憶する。検出回路は、被除数値及び除数値を受け取り、被除数値を除数値で割り、剰余結果を第3の数のメモリセルに記憶させるように構成することができる。【選択図】図2A
摘要翻译：本公开的实施例提供了一种用于在存储器中执行除法运算的设备和方法。装置实施例包括含有连接到感测线和选定的行的所述第一数目的存储器单元的第一数量的第一地址空间。第一个地址空间存储红利价值。第二地址空间包括连接到感测线和选择线的第二数目的存储器单元的第二数量。第二个地址空间用于存储除数。第三地址空间包括第三数目连接到感测线和选定的行的第三数目的存储器单元。第三个地址空间存储的剩余价值。检测电路接收的被除数值和除数值，除以除数值被除数值可以被配置成存储在第三存储器单元的数目的剩余部分的结果。 .The 2A

9. 发明专利

JP2017500682A メモリセルアレイに記憶された極値の識別装置及び方法有权
标题翻译：识别装置和极值的方法存储在存储器单元阵列
公开(公告)号：JP2017500682A
公开(公告)日：2017-01-05
申请号：JP2016526329
申请日：2014-10-07
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：ビー．ウィーラー，カイル , ビー．ウィーラー，カイル
IPC分类号： G11C11/401 , G11C11/413
CPC分类号： G11C11/4094 , G11C7/065 , G11C7/1006 , G11C7/12 , G11C11/40622 , G11C11/4091
摘要：本開示は、検知回路を使用した極値の識別に関する装置と方法を含む。一例となる方法は、メモリアレイにベクトルとして記憶されているN個のデータ値のセットの極値の位置を決定することを含むことができる。極値の位置を決定する動作の数を、N個の値に関して一定のままにすることができる。当該方法は極値の決定された位置に基づいてセンスラインに結合されたメモリセルを読むことによる極値の決定を含むことができる。【選択図】図2
摘要翻译：本发明包括用于使用检测电路的极值的识别的装置和方法。一个示例方法可以包括确定一组存储为存储器阵列中的矢量的N个数据值的极值的位置。操作的次数，以确定极端值的位置，所以能够保持恒定为N个值。该方法可包括通过读取耦合到所述极值的所确定的位置的基础上，所述感测线的存储器单元确定所述极值。 .The

10. 发明专利

JP2016535450A 半導体デバイスを処理するための方法および構造有权
标题翻译：用于处理半导体器件的方法和结构
公开(公告)号：JP2016535450A
公开(公告)日：2016-11-10
申请号：JP2016530849
申请日：2014-07-21
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：エス．ガンディ，ジャスプリート , エス．ガンディ，ジャスプリート
IPC分类号： H01L21/02 , H01L21/301 , H01L21/683
CPC分类号： H01L24/50 , H01L21/6835 , H01L21/76251 , H01L21/76254 , H01L21/78 , H01L2221/68318 , H01L2221/68327 , H01L2221/6834 , H01L2221/68381 , H01L2924/12042 , H01L2924/00012
摘要：半導体構造の形成方法は、コーティングを形成するためにシラン材料にキャリア基板を暴露することと、少なくともキャリア基板の周縁部に隣接する所でコーティングの一部を除去することと、キャリア基板に別の基板を接着結合することと、キャリア基板から別の基板を分離することと、を含む。シラン材料は、(XO)3Si(CH2)nY、(XO)2Si((CH2)nY)2または(XO)3Si(CH2)nY(CH2)nSi(XO)3という構造を有する化合物を含み、XOは加水分解性アルコキシ基であり、Yは有機官能基であり、nは非負整数である。幾つかの方法は、第一の基板の上に、SiOSiを含むポリマー材料を形成することと、ポリマー材料の一部を除去することと、第一の基板に別の基板を接着結合することとを含む。構造は、第一の基板の上に配置された、SiOSiを含むポリマー材料と、第一の基板およびポリマー材料の少なくとも一部の上に配置された接着材料と、接着材料の上に配置された第二の基板とを含む。【選択図】図5B
摘要翻译：一种形成半导体结构的方法，所述方法包括在载体衬底暴露于所述硅烷材料，以形成涂层，并且在邻近至少承载基板的周边除去涂层的一部分，另一个在载体衬底上包括该方法包括粘附地接合基板，并分离从载体衬底不同的衬底。硅烷的材料包括（XO）3SI（CH2）NY，（XO）2SI（（CH 2）NY）2或（XO）3SI（CH2）NY（CH2）NSI（XO）具有以下结构的化合物3，XO 是可水解的烷氧基，Y是有机官能团，n是一个非负整数。一些方法中，第一衬底，以及形成含有SiOSi聚合材料，并除去聚合材料的一部分上，所述方法包括粘合剂粘结另一基板与所述第一基板包括。设置在第一基板上的结构，聚合材料，其包括SiOSi和粘接材料设置在所述第一基板的至少一部分和所述的聚合物材料，设置在粘接材料和第二衬底。点域5B

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