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    • 1. 发明公开
      EP0630044A2 Forming a prescribed pattern on a semiconducor device layer 失效
    • Forming a prescribed pattern on a semiconducor device layer
    • Herstellung von einem vorbeschriebenem Musterübereine Halbleitervorrichtungsschicht。
    • EP0630044A2
    • 1994-12-21
    • EP94114930.4
    • 1989-08-15
    • KABUSHIKI KAISHA TOSHIBA
    • Okumura, Katsuya, c/o Intellectual Property Div. , Watanabe, Tohru, c/o Intellectual Property Div. , Watase, Masami, c/o Intellectual Property Div.
    • H01L21/90 , H01L21/321
    • H01L21/76838 , H01L21/0332 , H01L21/0337 , H01L21/31144 , H01L21/316 , H01L21/32 , H01L21/32139 , H01L21/76802
    • A method for forming a prescribed pattern on a layer of a semiconductor device, comprising the steps of:
         preparing a substrate (40) having a first main surface;
         forming a first layer (41) on the first main surface;
         forming a second layer (42) on the first layer;
         forming a third layer (43) on the second layer;
         selectively removing the third layer to form a first patterned layer;
         immersing the substrate having the first patterned layer into a predetermined solution to form a fourth layer (45) selectively over the portions of the second layer uncovered by the first patterned layer;
         removing the first patterned layer; and
         etching the second layer using the fourth layer (45) as a mask,
         characterised in that the first layer (41) is an insulating layer, the second layer (42) is a metal layer, third layer (43) is a photoresist layer, and the fourth layer is a Si0₂ layer, whereby the remainder of the second layer (42) constitutes a metal interconnect layer for the semiconductor device.
    • 一种在半导体器件层上形成规定图案的方法，包括以下步骤：制备具有第一主表面的衬底（40）; 在所述第一主表面上形成第一层（41）; 在所述第一层上形成第二层（42）; 在所述第二层上形成第三层（43）; 选择性地去除第三层以形成第一图案化层; 将具有第一图案化层的衬底浸入预定溶液中以在第一图案层未覆盖的第二层的部分上选择性地形成第四层（45）; 去除第一图案层; 以及使用所述第四层（45）作为掩模蚀刻所述第二层，其特征在于，所述第一层（41）是绝缘层，所述第二层（42）是金属层，第三层（43）是光致抗蚀剂层 ，第四层是SiO 2层，其中第二层（42）的其余部分构成用于半导体器件的金属互连层。
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    • 6. 发明公开
      EP0609635A1 Tungsten liner process for simultaneous formation of integral contact studs and interconnect lines 失效
    • Tungsten liner process for simultaneous formation of integral contact studs and interconnect lines
    • Wolframumhüllungsverfahrenzur gleichzeitigen Herstellung von Verdrahtungsleitungen mit integrierten Kontaktstummeln。
    • EP0609635A1
    • 1994-08-10
    • EP93480233.1
    • 1993-12-22
    • INTERNATIONAL BUSINESS MACHINES CORPORATION
    • Dalal, Hormzadyer Minocher , Hutchings, Kevin Jack , Rathore, Hazara Singh
    • H01L21/90 , H01L23/485
    • H01L21/76876 , H01L21/76843 , H01L21/76846 , H01L21/7688 , H01L21/76885 , H01L21/76897 , H01L2924/0002 , H01L2924/00
    • Tungsten studs and tungsten lined studs that make low resistance thermally stable ohmic or Schottky contacts to active devices on a semiconductor substrate are made by first defining a triplex metallurgical structure. The triplex metallurgical structure of the present invention includes an ohmic layer (6) of titanium, a barrier layer (7) e.g. Cr-CrO x and a sacrificial layer (8), e.g. Al-Cu. Then, a blanket layer of insulator (9) is deposited and polished, for planarization, until the stud metallurgy is exposed. The sacrificial layer is then etched out, leaving holes self-aligned to the contacts and to the ohmic and the barrier layers. A thin layer of titanium (10) is deposited and appropriately etched out, to leave metal only at the strid location. Finally, a blanket layer of CVD tungsten (12) is then deposited and the substrate is polished for planarization. The metal contact studs can be simultaneously formed with patterned interconnection lines which are self-aligned to each other and also to the contact studs.
    • 通过首先确定三重金属结构来制造对半导体衬底上的有源器件进行低电阻热稳定欧姆或肖特基接触的钨柱和钨衬里螺柱。 本发明的三重冶金结构包括钛的欧姆层（6），阻挡层（7） Cr-CrO x和牺牲层（8），例如。 Al-Cu系。 然后，沉积和抛光绝缘体（9）的覆盖层，以进行平面化，直到螺柱冶金暴露。 然后蚀刻掉牺牲层，留下孔与触点和欧姆层和阻挡层自对准。 沉积薄层的钛（10），并适当地蚀刻出来，仅在大跨度位置留下金属。 最后，沉积一层CVD钨（12），并抛光衬底进行平面化。 金属接触柱可以同时形成图案化的互连线，它们彼此自对准，也可以与接触螺柱成对。
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    • 7. 发明公开
      EP0609551A1 Method of planarizing semiconductor 失效
    • Method of planarizing semiconductor
    • Planarisierungsverfahren von einer Halbleitervorrichtung。
    • EP0609551A1
    • 1994-08-10
    • EP93120675.9
    • 1993-12-22
    • KABUSHIKI KAISHA TOSHIBA
    • Morita, Shigeru
    • H01L21/76 , H01L21/90 , H01L21/3105
    • H01L21/76229 , H01L21/76819
    • To planerize the surface of a semiconductor substrate having convex (103) and concave (104) portions as with the case of a trench structure or a multilayer interconnection structure, a burying film (102) is formed all over the surface of the semiconductor substrate (101) to bury the convex portions (103); a stopper layer (301) is selectively formed on the burying film at the concave portions (104); and the burying film (102) is removed flatwise by mechanical polishing until the surface of the convex portion (103) is exposed. The method can simply realize a high precise planerized structure. Further, it is also preferable to form another stopper layer (201) on the surfaces of the convex portions (103).
    • 为了平面化具有凸（103）和凹（104）部分的半导体衬底的表面，与沟槽结构或多层互连结构的情况一样，在半导体衬底的整个表面上形成掩埋膜（102） 101）以埋入凸部（103）; 在凹部（104）上在掩埋膜上选择性地形成阻挡层（301）。 并通过机械抛光将埋入膜（102）平坦地去除，直到凸出部分（103）的表面露出。 该方法可以简单实现高精度平面化结构。 此外，优选在凸部（103）的表面上形成另一个止挡层（201）。
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