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1. 发明申请

WO2016113468A1 A SEMICONDUCTOR LOGIC ELEMENT AND A LOGIC CIRCUITRY 审中-公开
标题翻译：半导体逻辑元件和逻辑电路
公开(公告)号：WO2016113468A1
公开(公告)日：2016-07-21
申请号：PCT/FI2016/050014
申请日：2016-01-13
申请人： AUROLA, Artto Mikael
发明人： AUROLA, Artto Mikael
IPC分类号： H03K19/094 , H01L27/085 , H03K19/003 , H03K19/20 , H03K19/0952
CPC分类号： H03K19/20 , H01L27/0207 , H01L27/0629 , H01L27/092 , H01L27/098 , H01L27/1203 , H01L29/0692 , H01L29/7838 , H01L29/808 , H01L29/8083 , H03K19/0013 , H03K19/00315 , H03K19/094 , H03K19/0952
摘要： The invention relates to a semiconductor logic element comprising a field effect transistor of the first conductivity type and a field effect transistor of the second conductivity type. A gate of the first FET is an input of the semiconductor logic element, a drain of the second FET is referred to as the output of the semiconductor logic element and a source of the second FET is the source of the semiconductor logic element. By applying applicable potentials to the terminals of the field effect transistors it is possible to influence the state of the output of the logic element. The invention relates also to different kinds of logic circuitries comprising the described logic element.
摘要翻译：本发明涉及包括第一导电类型的场效应晶体管和第二导电类型的场效应晶体管的半导体逻辑元件。第一FET的栅极是半导体逻辑元件的输入，第二FET的漏极被称为半导体逻辑元件的输出，第二FET的源极是半导体逻辑元件的源极。通过将适用的电位施加到场效应晶体管的端子，可以影响逻辑元件的输出状态。本发明还涉及包括所描述的逻辑元件的不同种类的逻辑电路。

2. 发明申请

WO2018011472A1 A SEMICONDUCTOR LOGIC ELEMENT AND LOGIC CIRCUITRIES 审中-公开
标题翻译：一个半导体逻辑元件和逻辑电路
公开(公告)号：WO2018011472A1
公开(公告)日：2018-01-18
申请号：PCT/FI2017/050537
申请日：2017-07-13
申请人： HYPERION SEMICONDUCTORS OY
发明人： AUROLA, Artto
IPC分类号： H03K19/094 , H01L27/085 , H03K19/003 , H03K19/20 , H03K19/0952
摘要： The invention relates to a semiconductor logic element comprising a field effect transistor of the first conductivity type and a field effect transistor of the second conductivity type. A gate of the first FET is an input of the semiconductor logic element, a drain of the second FET is referred to as the output of the semiconductor logic element and a source of the second FET is the source of the semiconductor logic element. By applying applicable potentials to the terminals of the field effect transistors it is possible to influence the state of the output of the logic element. The invention relates also to different kinds of logic circuitries comprising the described logic element.
摘要翻译：本发明涉及包括第一导电类型的场效应晶体管和第二导电类型的场效应晶体管的半导体逻辑元件。第一FET的栅极是半导体逻辑元件的输入，第二FET的漏极被称为半导体逻辑元件的输出，第二FET的源极是半导体逻辑元件的源极。通过将可应用的电势施加到场效应晶体管的端子上，可以影响逻辑元件的输出的状态。本发明还涉及包括所述逻辑元件的不同种类的逻辑电路。

3. 发明申请

WO1990007261A2 PROCESS FOR PREPARING MONO-N-ALKYLATED POLYAZAMACROCYCLES 审中-公开
标题翻译：制备单-N-烷基聚氨基甲酸酯的方法
公开(公告)号：WO1990007261A2
公开(公告)日：1990-07-12
申请号：PCT/US1989005784
申请日：1989-12-15
申请人： THE DOW CHEMICAL COMPANY
发明人： THE DOW CHEMICAL COMPANY , KRUPER, William, J.
IPC分类号： H03K19/0952 , C07D257/02 , C07D259/00 , C07D403/06 , C07D487/08 , H03K3/3565 , H03K19/094
CPC分类号： C07D403/06 , C07D257/02 , C07D259/00 , C07D487/08 , H03K3/3565 , H03K19/09436
摘要： The invention relates to a novel process to prepare selectively mono-N-alkylated polyazamacrocycles which requires an electrophile with between one and five equivalents of a suitable macrocycle in a solvent which will not promote a proton transfer.

4. 发明申请

WO2011108678A1 PULSE SIGNAL OUTPUT CIRCUIT AND SHIFT REGISTER 审中-公开
标题翻译：脉冲信号输出电路和移位寄存器
公开(公告)号：WO2011108678A1
公开(公告)日：2011-09-09
申请号：PCT/JP2011/055001
申请日：2011-02-25
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , AMANO, Seiko , TOYOTAKA, Kouhei , MIYAKE, Hiroyuki , MIYAZAKI, Aya , SHISHIDO, Hideaki , KUSUNOKI, Koji
发明人： AMANO, Seiko , TOYOTAKA, Kouhei , MIYAKE, Hiroyuki , MIYAZAKI, Aya , SHISHIDO, Hideaki , KUSUNOKI, Koji
IPC分类号： H03K19/0175 , H03K19/094 , H03K19/0952
CPC分类号： G11C19/28 , G09G3/3677 , G09G3/3696 , G09G2300/0809 , G09G2310/0286 , G11C19/184 , H01L25/03 , H01L27/1222 , H01L27/1225 , H01L27/124 , H01L27/1251 , H01L27/127 , H01L27/1288 , H01L2924/0002 , H03K19/0013 , H05K7/02 , H01L2924/00
摘要： An object is to provide a pulse signal output circuit capable of operating stably and a shift register including the pulse signal output circuit. A pulse signal output circuit according to one embodiment of the disclosed invention includes first to tenth transistors. The ratio W/L of the channel width W to the channel length L of the first transistor and W/L of the third transistor are each larger than W/L of the sixth transistor. W/L of the fifth transistor is larger than W/L of the sixth transistor. W/L of the fifth transistor is equal to W/L of the seventh transistor. W/L of the third transistor is larger than W/L of the fourth transistor. With such a structure, a pulse signal output circuit capable of operating stably and a shift register including the pulse signal output circuit can be provided.
摘要翻译：目的在于提供能够稳定运行的脉冲信号输出电路和包括脉冲信号输出电路的移位寄存器。根据所公开的发明的一个实施例的脉冲信号输出电路包括第一至第十晶体管。沟道宽度W与第一晶体管的沟道长度L和第三晶体管的W / L的比W / L分别大于第六晶体管的W / L。第五晶体管的W / L大于第六晶体管的W / L。第五晶体管的W / L等于第七晶体管的W / L。第三晶体管的W / L大于第四晶体管的W / L。通过这样的结构，可以提供能够稳定运行的脉冲信号输出电路和包括脉冲信号输出电路的移位寄存器。

5. 发明申请

WO2011046015A1 LOGIC CIRCUIT AND SEMICONDUCTOR DEVICE 审中-公开
标题翻译：逻辑电路和半导体器件
公开(公告)号：WO2011046015A1
公开(公告)日：2011-04-21
申请号：PCT/JP2010/066745
申请日：2010-09-21
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , YAMAZAKI, Shunpei , KOYAMA, Jun , TSUBUKU, Masashi , NODA, Kosei
发明人： YAMAZAKI, Shunpei , KOYAMA, Jun , TSUBUKU, Masashi , NODA, Kosei
IPC分类号： H03K19/0175 , G09G3/20 , G09G3/30 , G09G3/36 , H01L29/786 , H03K19/094 , H03K19/0952 , H03K19/096 , H03K23/44
CPC分类号： H01L27/1255 , G09G3/20 , G09G3/2092 , G09G3/3233 , G09G3/3291 , G09G3/36 , G09G3/3648 , G09G2300/0439 , G09G2300/08 , G09G2300/0842 , G09G2310/0267 , G09G2310/0275 , G09G2310/0286 , G09G2310/08 , G11C19/184 , G11C19/28 , H01L27/1222 , H01L27/1225 , H01L27/124 , H01L29/7869 , H03K17/161 , H03K19/00315 , H03K19/096
摘要： To reduce a leakage current of a transistor so that malfunction of a logic circuit can be suppressed. The logic circuit includes a transistor which includes an oxide semiconductor layer having a function of a channel formation layer and in which an off current is 1 x10 -13 A or less per micrometer in channel width. A first signal, a second signal, and a third signal that is a clock signal are input as input signals. A fourth signal and a fifth signal whose voltage states are set in accordance with the first to third signals which have been input are output as output signals.
摘要翻译：为了减小晶体管的漏电流，可以抑制逻辑电路的故障。逻辑电路包括晶体管，其包括具有沟道形成层的功能的氧化物半导体层，并且其中截止电流在沟道宽度中每微米为1×10 -13A或更小。作为时钟信号的第一信号，第二信号和第三信号被输入作为输入信号。作为输出信号输出第四信号和第五信号，其电压状态根据输入的第一至第三信号而被设定。

6. 发明申请

WO98042075A1 FREE INVERTER CIRCUIT 审中-公开
标题翻译：免费逆变器电路
公开(公告)号：WO98042075A1
公开(公告)日：1998-09-24
申请号：PCT/US1998/005382
申请日：1998-03-19
IPC分类号： H03K19/0944 , H03K19/0952
CPC分类号： H03K19/09441 , H03K19/0952
摘要： A logic circuit includes a potential coupled to a node (E) and a first transistor (24) coupled between a first input (A) and the output (F) with its gate coupled to the node (E). At least a second transistor (16) is coupled between the node and ground with its gate coupled to a second input (B). At least a third transistor (20) is coupled between the output terminal and ground with its gate connected to the second input (B).
摘要翻译：逻辑电路包括耦合到节点（E）的电位和耦合在第一输入（A）和输出（F）之间的第一晶体管（24），其栅极耦合到节点（E）。至少第二晶体管（16）耦合在节点和地之间，其栅极耦合到第二输入（B）。至少第三晶体管（20）耦合在输出端子和地之间，其栅极连接到第二输入端（B）。

7. 发明申请

WO9007261A3 PROCESS FOR PREPARING MONO-N-ALKYLATED POLYAZAMACROCYCLES 审中-公开
标题翻译：制备单-N-烷基化聚烷基酰胺的方法
公开(公告)号：WO9007261A3
公开(公告)日：1990-11-29
申请号：PCT/US8905784
申请日：1989-12-15
申请人： DOW CHEMICAL CO
发明人： KRUPER WILLIAM J
IPC分类号： H03K19/0952 , C07D257/02 , C07D259/00 , C07D403/06 , C07D487/08 , H03K3/3565 , H03K19/094
CPC分类号： C07D403/06 , C07D257/02 , C07D259/00 , C07D487/08 , H03K3/3565 , H03K19/09436
摘要： The invention relates to a novel process to prepare selectively mono-N-alkylated polyazamacrocycles which requires an electrophile with between one and five equivalents of a suitable macrocycle in a solvent which will not promote a proton transfer.
摘要翻译：本发明涉及选择性制备单-N-烷基化聚氮杂大环的新方法，其需要在不会促进质子转移的溶剂中具有1至5当量合适的大环的亲电子试剂。

8. 发明申请

WO2015045207A1 半導体集積回路および半導体集積回路装置审中-公开
标题翻译：半导体集成电路和半导体集成电路器件
公开(公告)号：WO2015045207A1
公开(公告)日：2015-04-02
申请号：PCT/JP2014/002281
申请日：2014-04-23
申请人：パナソニック株式会社
发明人：小池　剛 , 縣　泰宏 , 山上　由展
IPC分类号： H03K19/0952
CPC分类号： H03K19/01721 , H01L21/00 , H01L29/00 , H03K17/122 , H03K19/094 , H03K19/0952
摘要：　駆動回路（１０）は、ノード（ｎ１２）とノード（ｎ１３）との間に設けられており、Ｎ型トランジスタ（Ｔｎ１１）を有するトランジスタ組（Ｇ１１）と、トランジスタ組（Ｇ１１）と並列に設けられており、２個直列に接続されたＮ型トランジスタ（Ｔｎ２１，Ｔｎ２２）を有するトランジスタ組（Ｇ１２）とを備える。Ｎ型トランジスタ（Ｔｎ１１）およびＮ型トランジスタ（Ｔｎ２１，Ｔｎ２２）の少なくともいずれか一方は、ゲートが、入力ノードに接続されている。
摘要翻译：驱动电路（10）具有：设置在节点（n12）和节点（n13）之间的具有N型晶体管（Tn11）的晶体管组（G11）; 以及与晶体管组（G11）并联设置的具有串联连接的2个N型晶体管（Tn21，Tn22）的晶体管组（G12）。 N型晶体管（Tn11）和至少一个N型晶体管（Tn21，Tn22）的栅极连接到输入节点。

9. 发明申请

WO2013121996A1 方向性結合式マルチドロップバス审中-公开
标题翻译：方向耦合型多路总线
公开(公告)号：WO2013121996A1
公开(公告)日：2013-08-22
申请号：PCT/JP2013/053012
申请日：2013-02-08
申请人：学校法人慶應義塾
发明人：黒田　忠広 , 石黒　仁揮
IPC分类号： G06F3/00 , H03K19/0175 , H03K19/094 , H03K19/0952
CPC分类号： G02B6/2932 , H04L25/0266 , H04L25/0272 , H04L25/0278
摘要：　方向性結合式マルチドロップバスに関し、結合時におけるバスとのインピーダンスを整合して高速化する。第２の結合器端を設けた第２のモジュールを第１の結合器端を設けた第１のモジュールに装着した際に方向性結合器を構成するようにして、方向性結合器の結合状態における近接効果を反映した結合系インピーダンスをバスのインピーダンスに整合させる。
摘要翻译：本发明涉及一种定向耦合型多点总线，在耦合期间阻抗匹配总线和速度增加。当设置有第二耦合器端的第二模块安装在设置有第一耦合器端的第一模块中时，定向耦合器被配置，使得在定向耦合器的耦合状态下反映接近效应的耦合阻抗被匹配总线阻抗。

10. 发明申请

WO2011063829A1 LOW-CURRENT LOGIC PLUS DRIVER CIRCUIT 审中-公开
标题翻译：低电流逻辑加速电路
公开(公告)号：WO2011063829A1
公开(公告)日：2011-06-03
申请号：PCT/EP2009/065760
申请日：2009-11-24
申请人： EPCOS AG , VAN DEN OEVER, Léon C. M. , SPITS, Erwin
发明人： VAN DEN OEVER, Léon C. M. , SPITS, Erwin
IPC分类号： H03K19/094 , H03K19/0952
CPC分类号： H03K19/09421 , H03K19/09407 , H03K19/0952
摘要： The low-current circuit comprises a logic stage (E3, E4, E5), an inverter stage (E8), and a driver stage (E9, E10). The logic stage and the inverter stage are provided with current limiters, which comprise a D-mode feedback transistor (D1; D2) and a component that generates a voltage drop (E1, E2; E6, E7). A feedback loop (FL) connects the source and the gate of the D-mode feedback transistor via this component. The driver stage comprises E-mode transistors (E9, E10) connected in a totem pole that drive a D-mode transistor and an E-mode transistor to connect and disconnect the load circuit. This circuit provides high current capability in the on-state and has negligible current in the off-state.
摘要翻译：低电流电路包括逻辑级（E3，E4，E5），反相器级（E8）和驱动级（E9，E10）。逻辑级和反相器级配有电流限制器，其包括D型反馈晶体管（D1; D2）和产生电压降（E1，E2; E6，E7）的元件。反馈回路（FL）经由该部件连接D型反馈晶体管的源极和栅极。驱动器级包括连接在驱动D模式晶体管的图腾柱中的E型晶体管（E9，E10）和用于连接和断开负载电路的E型晶体管。该电路在导通状态下提供高电流能力，并且在关断状态下具有可忽略的电流。

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