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1. 发明申请

WO2017052853A1 PROGRAMMABLE ON-DIE TERMINATION TIMING IN A MULTI-RANK SYSTEM 审中-公开
标题翻译：多排序系统中可编程的终端定时时序
公开(公告)号：WO2017052853A1
公开(公告)日：2017-03-30
申请号：PCT/US2016/047511
申请日：2016-08-18
申请人： INTEL CORPORATION
发明人： BAINS, Kuljit , KOSTINSKY, Alexey , BONEN, Nadav
IPC分类号： G11C7/10
CPC分类号： H03K19/017545 , G06F3/061 , G06F3/0629 , G06F3/0673 , G06F13/1668
摘要： On-die termination (ODT) control enables programmable ODT latency settings. A memory device can couple to an associated memory controller via one or more buses shared by multiple memory devices organized ranks of memory. The memory controller generates a memory access command for a target rank. In response to the command, memory devices can selectively engage ODT for the memory access operation based on being in the target rank or a non-target rank, and based on whether the access command includes a Read or a Write. The memory device can engage ODT in accordance with a programmable ODT latency setting. The programmable ODT latency setting can set different ODT timing values for Read and Write transactions.
摘要翻译：片上终端（ODT）控制启用可编程的ODT延迟设置。存储器设备可以通过由多个存储器设备组织的存储器级共享的一个或多个总线耦合到相关联的存储器控制器。存储器控制器产生用于目标等级的存储器访问命令。响应于该命令，存储器件可以基于目标等级或非目标等级，并且基于访问命令是包括读取还是写入，选择性地接合ODT用于存储器访问操作。存储器件可以根据可编程的ODT延迟设置接合ODT。可编程ODT延迟设置可以为读写事务设置不同的ODT时序值。

2. 发明申请

WO2013109693A1 SLEW-RATE LIMITED OUTPUT DRIVER WITH OUTPUT-LOAD SENSING FEEDBACK LOOP 审中-公开
标题翻译：具有输出负载感应反馈环的SLEW-RATE有限输出驱动器
公开(公告)号：WO2013109693A1
公开(公告)日：2013-07-25
申请号：PCT/US2013/021843
申请日：2013-01-17
申请人： QUALCOMM INCORPORATED
发明人： CHEN, Wilson J. , TAN, Chiew-Guan
IPC分类号： H03K19/0175
CPC分类号： H03K19/017545
摘要： Output driver feedback circuitry is configured to sense an amount of output capacitance of an output pad and to adjust the strength of the output driver accordingly. The feedback circuitry adjusts the output driver within a single cycle. A chain of delay reference signals is generated by representative capacitive loads that replicate a range of actual output loads. Adjustments to the output driver are based on a comparison of the delay reference signals with output of the output driver.
摘要翻译：输出驱动器反馈电路被配置为感测输出焊盘的输出电容量并相应地调整输出驱动器的强度。反馈电路在一个周期内调整输出驱动器。延迟参考信号链是通过复制实际输出负载范围的典型容性负载来产生的。输出驱动器的调整基于延迟参考信号与输出驱动器输出的比较。

3. 发明申请

WO2012114392A1 入力保護回路审中-公开
标题翻译：输入保护电路
公开(公告)号：WO2012114392A1
公开(公告)日：2012-08-30
申请号：PCT/JP2011/004197
申请日：2011-07-26
申请人：パナソニック株式会社 , 結城寿則 , 小松義英 , 岩田徹 , 中村穣
发明人：結城　寿則 , 小松　義英 , 岩田　徹 , 中村　穣
IPC分类号： H03K19/003 , H03K19/0175
CPC分类号： H02H3/20 , H03K19/0005 , H03K19/017545
摘要：　入力保護回路において、低振幅差動インターフェース回路４００の外部端子対Ｓｉｇ＋、Ｓｉｇ－間に接続された終端装置１００のインピーダンス中間点ＴＣに保護回路２００の抵抗素子２０１の一端が接続され、前記抵抗素子２０１の他端がダイオード素子２０３のアノード端子に接続されると共に前記ダイオード素子２０３のカソード端子が基準電位端子ＶＳＳに接続される。これにより、伝送信号の品質を維持しながら、低耐電圧の回路の外部端子Ｓｉｇ＋又はＳｉｇ－がソケットＳの信号端子（高抵抗を介して常にプルアップされているバス端子）ＨＶＢＵＳに誤接触して高電圧ＶＤＤＨにプルアップされた際にも、回路を構成する素子の劣化の促進や破壊などが良好に低コストで保護される。
摘要翻译：在该输入保护电路中，保护电路（200）的电阻（201）的一端连接到终端装置（100）的阻抗中点（TC），该端接装置连接在一对外部端子（Sig +，低压差分接口电路（400）的Sig-），并且电阻器（201）的另一端连接到二极管元件（203）的阳极端子，并且二极管元件（203）的阴极端子连接到参考电位端子（VSS）。这种配置在保持低电压电路的外部端子（Sig +，Sig-）的同时保持传输信号的质量的同时，提供了良好的低成本保护，以防止包括电路的元件的劣化或破坏等错误地与插座（S）的信号端子（不断被高电阻上拉的总线端子）（HVBUS）接触，并被上拉到高电压（VDDH）。

4. 发明申请

WO99006845A2 IMPEDANCE CONTROL CIRCUIT 审中-公开
标题翻译：阻抗控制电路
公开(公告)号：WO99006845A2
公开(公告)日：1999-02-11
申请号：PCT/US1998/014846
申请日：1998-07-17
IPC分类号： H03K19/00 , H03K19/0175 , G01R
CPC分类号： H03K19/017545 , H03K19/0005
摘要： Briefly, in accordance with one embodiment of the invention an integrated circuit includes: a digital feedback control circuit to adjust the impedance of an interface circuit output buffer based, at least in part, on having adjusted the impedance of a non-data signal output buffer coupled to an external impedance. Briefly, in accordance with another embodiment of the invention, a method of digitally adjusting the impedance of an interface circuit output buffer comprises: digitally adjusting the impedance of a non-data signal output buffer coupled to an external impedance, and digitally adjusting the impedance of the interface circuit output buffer based, at least in part, on the digitally adjusted impedance of the non-data signal output buffer.
摘要翻译：简而言之，根据本发明的一个实施例，集成电路包括：数字反馈控制电路，用于至少部分地基于调整了非数据信号输出缓冲器的阻抗来调整接口电路输出缓冲器的阻抗耦合到外部阻抗。简而言之，根据本发明的另一个实施例，一种数字调节接口电路输出缓冲器的阻抗的方法包括：数字调节耦合到外部阻抗的非数据信号输出缓冲器的阻抗，并数字调节所述接口电路输出缓冲器至少部分地基于非数据信号输出缓冲器的数字调节阻抗。

5. 发明申请

WO2015057632A1 OUTPUT DRIVER WITH SLEW RATE CALIBRATION 审中-公开
标题翻译：输出驱动器，具有高速率校准
公开(公告)号：WO2015057632A1
公开(公告)日：2015-04-23
申请号：PCT/US2014/060378
申请日：2014-10-14
申请人： QUALCOMM INCORPORATED
发明人： BRUNOLLI, Michael Joseph , WAYLAND, Mark
IPC分类号： H03K5/06 , H03K6/04 , H03K17/16 , H03K19/00 , H03K19/0185 , H04L25/02
CPC分类号： H03K19/0005 , H03K5/06 , H03K6/04 , H03K19/017545 , H03K19/018528 , H04L25/0278 , H04L25/05
摘要： An output driver for driving a data output signal through an output pad includes a plurality of calibration paths to calibrate the impedance of the output pad. Depending upon the desired impedance, various ones of the calibration paths are selectively coupled to the output pad. Each selected calibration path adds a capacitive load to a data node, which affects the slew rate for the data output signal. To adjust the capacitive load on the data node in light of the calibration path selections, the output driver includes a plurality of selectable capacitors corresponding to the plurality of calibration paths. If a calibration path is not selected to couple to the output pad, the corresponding selectable capacitor capacitively loads the data node.
摘要翻译：用于通过输出焊盘驱动数据输出信号的输出驱动器包括多个校准路径以校准输出焊盘的阻抗。根据期望的阻抗，各种校准路径选择性地耦合到输出焊盘。每个选定的校准路径将一个容性负载添加到数据节点，影响数据输出信号的转换速率。为了根据校准路径选择来调整数据节点上的容性负载，输出驱动器包括对应于多个校准路径的多个可选择的电容器。如果没有选择校准路径来耦合到输出焊盘，相应的可选择电容可以电容性地加载数据节点。

6. 发明申请

WO2013095542A1 ON-PACKAGE INPUT/OUTPUT CLUSTERED INTERFACE HAVING FULL AND HALF-DUPLEX MODES 审中-公开
标题翻译：具有全双工模式的封装输入/输出集群接口
公开(公告)号：WO2013095542A1
公开(公告)日：2013-06-27
申请号：PCT/US2011/066981
申请日：2011-12-22
申请人： INTEL CORPORATION , THOMAS, Thomas P. , KULICK, Stanley S. , OSBORNE, Randy B.
发明人： THOMAS, Thomas P. , KULICK, Stanley S. , OSBORNE, Randy B.
IPC分类号： H04B1/40 , H04B14/02
CPC分类号： G06F13/4068 , G06F13/4086 , G06F15/7825 , H03K19/017545 , H04B3/02 , H04B14/023
摘要： An apparatus and system for controlling traffic on an on-chip network. Embodiments of the apparatus comprise single-ended transmission circuitry and single-ended receiving circuitry on a first chip for coupling with a second chip, the transmission circuitry having impedance matching and lacking equalization, the receiving circuitry lacking equalization, the transmission circuitry and the receiving circuitry having statically configurable features and organized in clusters, wherein the clusters have the same physical layer circuitry design for different configurations of the configurable features, the configurable features including half-duplex mode and full-duplex mode, wherein the first chip and the second chip are on the same package, and wherein a plurality of conductive lines for coupling the first chip with the second chip are matched.
摘要翻译：一种用于控制片上网络流量的装置和系统。该装置的实施例包括在第一芯片上用于与第二芯片耦合的单端传输电路和单端接收电路，所述传输电路具有阻抗匹配和缺少均衡，接收电路缺少均衡，传输电路和接收电路具有静态可配置的特征并且被组织成簇，其中所述簇具有用于不同配置的可配置特征的相同的物理层电路设计，所述可配置特征包括半双工模式和全双工模式，其中第一芯片和第二芯片是在相同的封装上，并且其中用于将第一芯片与第二芯片耦合的多条导线匹配。

7. 发明申请

WO2010137088A1 インターフェース回路审中-公开
标题翻译：接口电路
公开(公告)号：WO2010137088A1
公开(公告)日：2010-12-02
申请号：PCT/JP2009/006322
申请日：2009-11-24
申请人：パナソニック株式会社 , 平木剛 , 宮嵜慎也 , 田町亘 , 中平圭亮 , 波戸岡和也 , 池村次朗
发明人：平木剛 , 宮嵜慎也 , 田町亘 , 中平圭亮 , 波戸岡和也 , 池村次朗
IPC分类号： H04L25/02 , G06F3/00 , H03K19/0175
CPC分类号： H04L25/0278 , H03K19/017545 , H03K19/017581
摘要：　インターフェース回路の校正回路（１０１）において、制御回路（１４０）は校正を実行する場合に、電圧（Ｖ１，ＶＲＥＦ）または電圧（Ｖ１，Ｖ２）が比較器（１３０）に与えられるように、セレクタ（１２０）を制御する。２つの電圧の比較器（１２０）への入力先は、正負入れ替えられる。そしてそれぞれの状態で、制御回路（１４０）は、比較器（１２０）の出力変化時における可変抵抗制御信号（ＵＰＣＯＤＥ，ＤＮＣＯＤＥ）の信号値を求め、求めた信号値の平均値を用いて、終端抵抗の抵抗値を制御するための校正データを求める。
摘要翻译：在接口电路的校准电路（101）中，控制电路（140）控制选择器（120），使得在执行校准时将电压（V1，VREF）或电压（V1，V2）提供给比较器（130）。可以在比较器（120）的反相或非反相输入端之间切换电压。此外，在这些状态的每一个中，当比较器（120）的输出已经改变时，控制电路（140）找到可变电阻控制信号（UPCODE，DNCODE）的信号值，并且使用信号值的平均值被发现找到用于控制终端电阻的电阻值的校准数据。

8. 发明申请

WO2008030641A2 INTEGRATED CIRCUIT WITH GRADUATED ON-DIE TERMINATION 审中-公开
标题翻译：集成电路与分级电路终端
公开(公告)号：WO2008030641A2
公开(公告)日：2008-03-13
申请号：PCT/US2007069471
申请日：2007-05-22
申请人： RAMBUS INC , SHAEFFER IAN P , OH KYUNG SUK
发明人： OH KYUNG SUK
IPC分类号： G06F13/40
CPC分类号： H03K19/0005 , G06F3/0605 , G06F3/0659 , G06F3/0685 , G06F13/4086 , G11C11/401 , G11C11/4063 , G11C11/4093 , G11C11/41 , G11C11/413 , G11C11/417 , G11C11/419 , G11C16/06 , G11C16/26 , G11C16/32 , H03K19/017545
摘要： An integrated circuit device having graduated on-die termination. The integrated circuit device includes an input to receive a data signal, and first and second termination circuits. The first termination circuit includes a first load element and a first switch element to switchably couple the first load element to the data signal input. The second termination circuit includes a second load element and a second switch element to switchably couple the second load element to the data signal input.
摘要翻译：集成电路器件，具有刻度上的片上端接。集成电路装置包括用于接收数据信号的输入端以及第一和第二终端电路。第一终端电路包括第一负载元件和第一开关元件，以将第一负载元件可切换地耦合到数据信号输入端。第二终端电路包括第二负载元件和第二开关元件，以将第二负载元件可切换地耦合到数据信号输入端。

9. 发明申请

WO2007032089A1 コモンモード電圧制御装置审中-公开
标题翻译：共模电压控制器
公开(公告)号：WO2007032089A1
公开(公告)日：2007-03-22
申请号：PCT/JP2005/017197
申请日：2005-09-16
申请人：富士通株式会社 , 神田浩一 , 松原聡
发明人：神田浩一 , 松原聡
IPC分类号： H03K19/0175
CPC分类号： H04L25/0276 , H03K5/003 , H03K19/017545 , H04L25/028
摘要：　伝送信号の帯域に影響を与えることなく、また系の安定性を確保しながら、例えば２つの回路ブロックの間でのコモンモード電圧の調整を行うためのコモンモード電圧制御装置は、信号伝送回路内の１つのバッファに対応するコモンモード電圧を発生する第１の参照電圧発生部と、その１つのバッファの後段、または前段のバッファに対応するコモンモード電圧を発生する第２の参照電圧発生部と、２つの参照電圧発生部の出力の差に対応して、その１つのバッファのコモンモード電圧を制御する信号を生成して、その１つのバッファと第１の参照電圧発生部とに与える制御信号生成部とを備える。
摘要翻译：用于调整例如两个电路块之间的共模电压而不影响传输信号的频带但具有系统稳定性的共模电压控制器包括：第一参考电压发生器，其产生对应于一个缓冲器的共模电压在信号传输电路中，产生与一个缓冲器的后一级或前级的缓冲器相对应的共模电压的第二参考电压发生器，以及一个产生用于控制一个缓冲器的共模电压的信号的控制信号发生器根据两个参考电压发生器的输出之间的差异，提供一个缓冲器，并将信号提供给一个缓冲器和第一个参考电压发生器。

10. 发明申请

WO2016014212A1 SELECTIVE CONTROL OF ON-DIE TERMINATION IN A MULTI-RANK SYSTEM 审中-公开
标题翻译：多级系统中的终端终止的选择性控制
公开(公告)号：WO2016014212A1
公开(公告)日：2016-01-28
申请号：PCT/US2015/038003
申请日：2015-06-26
申请人： INTEL CORPORATION
发明人： BAINS, Kuljit , BONEN, Nadav
IPC分类号： G11C7/00 , G11C7/10
CPC分类号： H03K19/0005 , G06F3/0604 , G06F3/061 , G06F3/0625 , G06F3/0659 , G06F3/0673 , G06F3/0683 , G06F13/4086 , H03K19/0008 , H03K19/017545 , H03K19/01825 , H03K19/018557
摘要： A memory subsystem includes a multi-device package including multiple memory devices organized as multiple ranks of memory. A control unit for the memory subsystem sends a memory access command concurrently to some or all of the ranks of memory, and triggers some of all of the memory ranks that receive the memory access command to change on-die termination (ODT) settings. One of the ranks is selected to execute the memory access command, and executes the command while all ranks triggered to change the ODT setting have the changed ODT setting.
摘要翻译：存储器子系统包括多器件封装，其包括被组织为多级存储器的多个存储器件。用于存储器子系统的控制单元向存储器的一些或全部行同时发送存储器访问命令，并且触发接收存储器访问命令的所有存储器等级的一部分以改变管芯终端（ODT）设置。选择其中一个行执行存储器访问命令，并且在所有等级触发以改变ODT设置的情况下执行命令具有改变的ODT设置。

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