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1. 发明申请

WO2017112530A1 SELF-CHARACTERIZING HIGH-SPEED COMMUNICATION INTERFACES 审中-公开
标题翻译：自我表征高速通信接口
公开(公告)号：WO2017112530A1
公开(公告)日：2017-06-29
申请号：PCT/US2016/067049
申请日：2016-12-15
申请人： INTEL CORPORATION
发明人： CHU, Yunhui , PHARES, Charles , LYNCH, John
IPC分类号： H01H3/00 , H01H3/02 , H01H9/24 , H01H9/28 , H01H27/00 , H01H27/04 , H01R4/28
CPC分类号： H01R13/7035 , G06F13/4086 , H01R12/7094 , H01R13/24 , H01R13/2435 , H01R13/6473 , H01R13/7034
摘要： Switchable grounded terminal loads are built into, or otherwise coupled to, connectors on motherboards and control devices. The terminal loads are coupled to the bus termination at the connector when the connector is "stuffed" (connected to a mating connector). The switchable grounded terminal loads replace dummy connectors in preventing empty "unstuffed" connectors from increasing error risks on active channels.
摘要翻译：
可切换的接地终端负载被内置或以其他方式耦合到主板和控制设备上的连接器。当连接器被“填充”时，终端负载耦合到连接器处的总线终端。（连接到配对连接器）。可切换的接地端子负载替代了虚设连接器，以防止空的“未填充” 连接器在活动频道上增加错误风险。

2. 发明申请

WO2016014212A1 SELECTIVE CONTROL OF ON-DIE TERMINATION IN A MULTI-RANK SYSTEM 审中-公开
标题翻译：多级系统中的终端终止的选择性控制
公开(公告)号：WO2016014212A1
公开(公告)日：2016-01-28
申请号：PCT/US2015/038003
申请日：2015-06-26
申请人： INTEL CORPORATION
发明人： BAINS, Kuljit , BONEN, Nadav
IPC分类号： G11C7/00 , G11C7/10
CPC分类号： H03K19/0005 , G06F3/0604 , G06F3/061 , G06F3/0625 , G06F3/0659 , G06F3/0673 , G06F3/0683 , G06F13/4086 , H03K19/0008 , H03K19/017545 , H03K19/01825 , H03K19/018557
摘要： A memory subsystem includes a multi-device package including multiple memory devices organized as multiple ranks of memory. A control unit for the memory subsystem sends a memory access command concurrently to some or all of the ranks of memory, and triggers some of all of the memory ranks that receive the memory access command to change on-die termination (ODT) settings. One of the ranks is selected to execute the memory access command, and executes the command while all ranks triggered to change the ODT setting have the changed ODT setting.
摘要翻译：存储器子系统包括多器件封装，其包括被组织为多级存储器的多个存储器件。用于存储器子系统的控制单元向存储器的一些或全部行同时发送存储器访问命令，并且触发接收存储器访问命令的所有存储器等级的一部分以改变管芯终端（ODT）设置。选择其中一个行执行存储器访问命令，并且在所有等级触发以改变ODT设置的情况下执行命令具有改变的ODT设置。

3. 发明申请

WO2015129795A1 電子機器、作業機及び終端抵抗の管理システム审中-公开
标题翻译：电子设备，工作机器和终止电阻管理系统
公开(公告)号：WO2015129795A1
公开(公告)日：2015-09-03
申请号：PCT/JP2015/055556
申请日：2015-02-26
申请人：株式会社クボタ
发明人：中川　貴夫 , 梅本　享 , 三浦　敬典 , 松崎　優之
IPC分类号： H04L25/02 , H03K19/0175
CPC分类号： B60R16/027 , A01B76/00 , G06F13/4086 , H01C13/00 , H04L25/0278
摘要：　終端抵抗の設定（接続、非接続）を簡単に行うことができる。　作業機（１）の車載ネットワークに接続して当該作業機（１）に関する動作をする電子機器（２）であって、車載ネットワークに接続可能な終端抵抗（４）と、車載ネットワークに終端抵抗（４）を接続する接続状態と車載ネットワークに終端抵抗（４）を接続しない非接続状態とに切り替わるスイッチ部（５）と、スイッチ部（５）の切り替え動作を制御する制御部（６）とを備えている。
摘要翻译：本发明容易设置（连接，断开）端接电阻。该连接到工作机器（1）中的车载网络并执行与所述作业机（1）有关的操作的电子设备（2）包含以下内容：可连接到车载网络的终端电阻（4）开关单元（5），其在终端电阻（4）连接到车载网络的连接状态和终端电阻（4）未连接到车载网络的未连接状态之间切换; 以及控制由开关单元（5）执行的切换操作的控制单元（6）。

4. 发明申请

WO2015088775A1 LOAD IMPEDANCE ADJUSTMENT FOR AN INTERFACE OF A DATA STORAGE DEVICE 审中-公开
标题翻译：数据存储设备接口的负载阻抗调整
公开(公告)号：WO2015088775A1
公开(公告)日：2015-06-18
申请号：PCT/US2014/067357
申请日：2014-11-25
申请人： SANDISK TECHNOLOGIES INC.
发明人： BHUIYAN, Ekram Hossain , CHI, Steve Xiaofeng
IPC分类号： H03K19/0185 , H03K19/00 , H04L25/02
CPC分类号： H03K19/0005 , G06F13/4086 , H03K19/0175 , H03K19/018557 , H04L25/0278
摘要： A data storage device (102) includes a signal source (108, 118). A load (109, 114) is responsive to the signal source. A method includes adjusting an impedance of the load (109, 114) to reduce an impedance mismatch between the signal source and the load.
摘要翻译：数据存储设备（102）包括信号源（108,118）。负载（109,114）响应信号源。一种方法包括调整负载（109,114）的阻抗以减小信号源和负载之间的阻抗失配。

5. 发明申请

WO2013115920A1 MODULATED ON-DIE TERMINATION 审中-公开
标题翻译：调制的在线终端
公开(公告)号：WO2013115920A1
公开(公告)日：2013-08-08
申请号：PCT/US2012/071534
申请日：2012-12-22
申请人： RAMBUS INC.
发明人： AMIRKHANY, Amir , ARYANFAR, Farshid , KOLLIPARA, Ravindranath , YUAN, Xingchao, (chuck)
IPC分类号： G06F13/16
CPC分类号： H03K19/0005 , G06F13/4086 , G11C29/50008 , H03K19/017545 , H04L25/0278
摘要： Alternating on-die termination impedances are applied within an integrated circuit device to up-convert signal reflections to higher frequencies that are attenuated by the signaling channel as the reflections propagate toward an intended signal receiver. Through this approach, the disruptive effect of reflected signals may be significantly reduced with relatively little overhead within the interconnected integrated circuit devices and little or no change to the printed circuit board or other interconnect medium. Changes to the printed circuit board or other interconnect medium can be made to further increase attenuation over the frequency band of the up-converted reflection and outside of the transmission band of signals of interest.
摘要翻译：在集成电路器件内施加交替的片上终端阻抗，以将信号反射上变频到由信号通道衰减的较高频率，因为反射向预期信号接收器传播。通过这种方法，相互连接的集成电路器件内的相对较少的开销可以显着降低反射信号的破坏性影响，并且对印刷电路板或其它互连介质几乎没有或没有改变。可以对印刷电路板或其它互连介质进行改变，以进一步增加在上变频反射的频带和感兴趣的信号的传输频带之外的衰减。

6. 发明申请

WO2012115288A1 멀티드롭버스 시스템 및 임피던스 정합방법 审中-公开
标题翻译：多媒体总线系统和阻抗匹配方法
公开(公告)号：WO2012115288A1
公开(公告)日：2012-08-30
申请号：PCT/KR2011/001117
申请日：2011-02-21
申请人： 서울대학교산학협력단 , 정덕균 , 윤여환
发明人： 정덕균 , 윤여환
IPC分类号： G06F13/40 , H03H7/38
CPC分类号： H03H7/38 , G06F13/4086
摘要： 본 발명은 각각의 노드 브랜치에서 저항을 사용하면서도 라인 임피던스를 함께 조정할 수 있는 혼합형(hybrid) 임피던스 정합 방법을 제공한다. 본 발명에 따른 혼합형 임피던스 정합 방법은 슬레이브에 균일한 전력을 전송할 수 있고, 라인 임피던스를 적절히 조절할 수 있는 효과가 있다.
摘要翻译：本发明涉及一种在每个节点分支中同时使用电阻和调整线路阻抗的混合阻抗匹配方法。根据本发明的混合阻抗匹配方法向从机发送均匀的功率并适当调整线路阻抗。

7. 发明申请

WO2012103804A1 APPARATUS FOR COMMUNICATING ANOTHER DEVICE 审中-公开
标题翻译：用于通信其他设备的设备
公开(公告)号：WO2012103804A1
公开(公告)日：2012-08-09
申请号：PCT/CN2012/070790
申请日：2012-01-31
申请人： MEDIATEK INC. , LIOU, Ming-Luen , CHIOU, Rong-Liang
发明人： LIOU, Ming-Luen , CHIOU, Rong-Liang
IPC分类号： H04B1/18 , H03K5/1252 , H03K19/0175 , H05K1/02
CPC分类号： G06F1/04 , G06F1/06 , G06F13/4086 , H03K17/16 , H03K19/00346 , H04B15/02
摘要： A semiconductor chip comprises an internal clock circuit, a first phase shift device, a second phase shift device, a multiplexer, a first output pad, and a controllable pad. The internal clock circuit generates an internal clock signal. The first phase shift device shifts the phase of an external clock signal and outputs a phase shifting clock signal. The multiplexer selectively outputs one of the internal clock signal and the phase shifting clock signal to be a first clock signal. The second phase shift device shifts the phase of the first clock signal and outputs a second clock signal. The first output pad outputs the first clock signal. The controllable pad is controlled to selectively act as an input pad for receiving the external signal, or act as a second output pad for transmitting the second clock signal.
摘要翻译：半导体芯片包括内部时钟电路，第一相移装置，第二相移装置，多路复用器，第一输出焊盘和可控制的焊盘。内部时钟电路产生内部时钟信号。第一相移装置移位外部时钟信号的相位并输出相移时钟信号。复用器选择性地将内部时钟信号和相移时钟信号之一输出为第一时钟信号。第二相移装置移动第一时钟信号的相位并输出第二时钟信号。第一个输出焊盘输出第一个时钟信号。可控焊盘被控制以选择性地用作用于接收外部信号的输入焊盘，或者用作用于传输第二时钟信号的第二输出焊盘。

8. 发明申请

WO2011069766A1 TERMINATION OF MEMORY MODULE SIGNAL LINES 审中-公开
标题翻译：终止记忆模块信号线
公开(公告)号：WO2011069766A1
公开(公告)日：2011-06-16
申请号：PCT/EP2010/067123
申请日：2010-11-09
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM UNITED KINGDOM LIMITED , PHAM, Nam, Huu , CASES, Moises , MUTNURY, Bhyrav, Murthy
发明人： PHAM, Nam, Huu , CASES, Moises , MUTNURY, Bhyrav, Murthy
IPC分类号： G06F13/40
CPC分类号： G06F13/4086
摘要： Off-die termination of memory module signal lines in a computer memory subsystem. The computer memory subsystem includes a memory controller and a DIMM socket installed on a PCB. The memory controller is electrically coupled to the DIMM socket via a memory module signal line. Off-die termination includes detecting, by a termination controller installed on the PCB, no presence of a DIMM in the DIMM socket and, responsive to the detection, activating, by the termination controller, an off-die termination component on the PCB to terminate the memory module signal line.
摘要翻译：计算机存储器子系统中存储器模块信号线的裸片端接。计算机存储器子系统包括安装在PCB上的存储器控制器和DIMM插槽。存储器控制器通过存储器模块信号线电耦合到DIMM插槽。离线端接包括通过安装在PCB上的终端控制器来检测DIMM插槽中是否存在DIMM，并且通过终端控制器响应于检测激活PCB上的脱模终端部件以终止内存模块信号线。

9. 发明申请

WO2009032152A1 ENHANCED PERFORMANCE MEMORY SYSTEMS AND METHODS 审中-公开
标题翻译：增强性能内存系统和方法
公开(公告)号：WO2009032152A1
公开(公告)日：2009-03-12
申请号：PCT/US2008/010187
申请日：2008-08-28
申请人： MICRON TECHNOLOGY, INC. , GREEFF, Roy, E. , OVARD, David, K.
发明人： GREEFF, Roy, E. , OVARD, David, K.
IPC分类号： G06F13/40
CPC分类号： H03K19/003 , G06F13/4086
摘要： Digital memory devices and systems, including memory systems and methods for operating such memory systems are disclosed. In the embodiments, a memory system may include a processor and a memory controller communicatively coupled to the processor. A memory bus communicates with at least two memory units through the memory bus. At least one divider unit may be interposed between the memory bus and the at least two memory units that is configured to approximately equally divide levels of received signals while matching an impedance of the memory bus to an impedance of the memory units.
摘要翻译：公开了包括用于操作这种存储器系统的存储器系统和方法的数字存储器件和系统。在实施例中，存储器系统可以包括通信地耦合到处理器的处理器和存储器控制器。存储器总线通过存储器总线与至少两个存储器单元进行通信。至少一个除法器单元可以插入在存储器总线和至少两个存储器单元之间，该至少两个存储器单元被配置为在将存储器总线的阻抗与存储器单元的阻抗匹配的同时大致相等地分配接收信号的电平。

10. 发明申请

WO2004001616A1 MEMORY BUS TERMINATION 审中-公开
标题翻译：内存总线终接
公开(公告)号：WO2004001616A1
公开(公告)日：2003-12-31
申请号：PCT/US2003/019307
申请日：2003-06-19
申请人： INTEL CORPORATION
发明人： ZUMKEHR, John , CHANDLER, James
IPC分类号： G06F13/40
CPC分类号： G06F13/4086
摘要： Methods, apparatus and machine-readable medium are described to terminate a memory bus line. In some embodiments, the memory bus line is terminated with one or more transistors of an output buffer that are used to drive the memory bus line during a memory write.
摘要翻译：描述了方法，装置和机器可读介质以终止存储器总线。在一些实施例中，在存储器写入期间，用于驱动存储器总线的输出缓冲器的一个或多个晶体管终止存储器总线。

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