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1. 发明申请

WO2017071660A1 一种显示器面板及制造方法审中-公开
公开(公告)号：WO2017071660A1
公开(公告)日：2017-05-04
申请号：PCT/CN2016/103833
申请日：2016-10-28
申请人：陆磊 , 王文 , 郭海成
发明人：陆磊 , 王文 , 郭海成
IPC分类号： G02F1/133
CPC分类号： H01L21/324 , H01L21/8236
摘要：一种显示器面板及制造方法，包含：薄膜晶体管、中间绝缘层（7）和像素电极（8）。其中，显示器面板结构包括：衬底（1）和设置在衬底（1）上由金属氧化物构成的有源层（2），有源层（2）与栅极叠层（3）相毗邻；有源层（2）部分区域上覆盖有电极（4）；电极（4）与有源层（2）之间还包括绝缘层（6）。薄膜晶体管的电极（4）与像素电极（8）相电连接；像素电极（8）与电极（4）之间还设置有中间绝缘层（7）；有源层（2）在中间绝缘层（7）覆盖下的区域分别形成源区（21a）、漏区（23a），在非中间绝缘层（7）覆盖下的区域形成沟道区（22a）。薄膜晶体管兼具小尺寸、高性能、高可靠性、低成本等优点，符合目前显示器面板的发展趋势。

2. 发明申请

WO1985001613A1 HIGH DENSITY MOSFET WITH FIELD OXIDE ALIGNED CHANNEL STOPS AND METHOD OF FABRICATING THE SAME 审中-公开
标题翻译：具有氧化物对准的通道槽的高密度MOSFET及其制造方法
公开(公告)号：WO1985001613A1
公开(公告)日：1985-04-11
申请号：PCT/US1983001959
申请日：1983-12-12
申请人： HUGHES AIRCRAFT COMPANY
发明人： HUGHES AIRCRAFT COMPANY , CHEN, John, Y. , HENDERSON, Richard, C.
IPC分类号： H01L21/76
CPC分类号： H01L21/762 , H01L21/266 , H01L21/823481 , H01L21/8236
摘要： A high-density MOSFET (10) having field oxide (24) self-aligned channel stops (26, 27) for device isolation and an optimal method of fabricating such a device. The process provides channel stops (26, 27) underlying and aligned with the edges of a field oxide layer (24) and allows the dopant concentration of the channel stops (26, 27) to be established separately from that of the active device channel region (16) by use of an independent channel stop implant. The active devices (10) thus formed require minimal isolation area, have a high field threshold voltage, a low junction capacitance, and minimal body effect. They are particularly useful in high-speed, high-performance integrated circuits.
摘要翻译：具有用于器件隔离的场氧化物（24）自对准通道停止器（26,27）的高密度MOSFET（10）以及制造这种器件的最佳方法。该过程提供在场氧化物层（24）的边缘下方并与其对准的通道停止（26,27），并且允许与有源器件沟道区域（26,27）的掺杂剂浓度分开设置，（16）通过使用独立的通道停止植入物。由此形成的有源器件（10）需要最小的隔离面积，具有高场阈值电压，低结电容和最小的身体效应。它们在高速，高性能集成电路中特别有用。

3. 发明申请

WO1984004204A1 METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE HAVING SMALL DIMENSIONS 审中-公开
标题翻译：制造具有小尺寸的半导体器件的方法
公开(公告)号：WO1984004204A1
公开(公告)日：1984-10-25
申请号：PCT/US1984000496
申请日：1984-04-03
申请人： NCR CORPORATION
发明人： NCR CORPORATION , CHIAO, Samuel, Yue
IPC分类号： H01L21/28
CPC分类号： H01L29/6659 , H01L21/0337 , H01L21/321 , H01L21/76886 , H01L21/8236 , H01L29/78 , Y10S438/911
摘要： In a method for manufacturing a semiconductor device having small dimensions, a semiconductor substrate (10) is provided with a gate oxide layer (13), a heavily doped polysilicone electrode (14') and an oxide-nitride mask (15', 16'). After a light doping to form doped regions (21, 22) the substrate is subjected to thermal oxidation at a temperature in the range 700-750 degrees to form a relatively thick oxide layer (23) on the polysilicon gate (14') and a relatively oxide layer (26) on the adjacent substrate region. The oxide-nitride mask (15', 16') is then removed and the substrate subjected to further doping, the sidewall oxide layer (23) protecting the underlying substrate from further doping. The sidewall oxide layers (23) serve to prevent electrical shorts between individual tungsten layers (30, 31) provided on the polysilicon gate (14') and adjacent substrate. Sidewall oxide layers (24, 25) are also formed over polysilicon interconnect conductors (14'', 14''') and similarly prevent shorts between tungsten layers (32, 33) provided thereover.
摘要翻译：在具有小尺寸的半导体器件的制造方法中，半导体衬底（10）设置有栅极氧化层（13），重掺杂多晶硅电极（14'）和氧化物氮化物掩模（15'，16' ）。在轻掺杂以形成掺杂区域（21,22）之后，将衬底在700-750度的温度下进行热氧化，以在多晶硅栅极（14'）上形成相对较厚的氧化物层（23），并且相邻氧化物层（26）在相邻衬底区域上。然后去除氧化物 - 氮化物掩模（15'，16'），并且衬底经受进一步掺杂，侧壁氧化物层（23）保护下面的衬底不被进一步掺杂。侧壁氧化物层（23）用于防止设置在多晶硅栅极（14'）和相邻衬底之间的各个钨层（30,31）之间的电短路。侧壁氧化物层（24,25）也形成在多晶硅互连导体（14“，14”）上，并且类似地防止在其上提供的钨层（32,33）之间的短路。

4. 发明申请

WO2016151905A1 窒化物半導体装置审中-公开
标题翻译：氮化物半导体器件
公开(公告)号：WO2016151905A1
公开(公告)日：2016-09-29
申请号：PCT/JP2015/078762
申请日：2015-10-09
申请人：シャープ株式会社
发明人：栗田　大佑 , 福見　公孝 , 永久　哲三
IPC分类号： H01L21/337 , H01L21/336 , H01L21/338 , H01L21/8236 , H01L27/088 , H01L27/095 , H01L29/778 , H01L29/78 , H01L29/808 , H01L29/812
CPC分类号： H01L21/8236 , H01L27/088 , H01L27/095 , H01L29/778 , H01L29/78 , H01L29/808 , H01L29/812
摘要：窒化物半導体装置は、ソース電極(５)およびドレイン電極(６)と、第１トランジスタ素子(１０１)の第１ゲート電極(７)と、第２トランジスタ素子(１０２)の第２ゲート電極(８)と、上記第２ゲート電極(８)と上記ドレイン電極(６)との間における上記窒化物半導体層(９)の表面に形成された下部絶縁膜(１０)とを備え、上記第１トランジスタ素子(１０１)と上記第２トランジスタ素子(１０２)とはカスコード接続されており、上記第１ゲート電極(７)と上記第２ゲート電極(８)との間の少なくとも一部を覆うと共に、上記下部絶縁膜(１０)よりも比誘電率が小さい上部絶縁膜(１４)が形成されている。
摘要翻译：该氮化物半导体器件具备：源电极（5）和漏电极（6）。第一晶体管元件（101）的第一栅电极（7）; 第二晶体管元件（102）的第二栅电极（8）; 以及形成在第二栅电极（8）和漏电极（6）之间的氮化物半导体层（9）表面上的下绝缘膜（10）。第一晶体管元件（101）和第二晶体管元件（102）彼此共源共存，并且覆盖第一栅电极（7）和第二晶体管元件（102）之间的区域的至少一部分的上绝缘膜（14）形成栅电极（8），所述上绝缘膜的相对介电常数小于下绝缘膜（10）的相对介电常数。

5. 发明申请

WO2013052833A2 HIGH POWER SEMICONDUCTOR ELECTRONIC COMPONENTS WITH INCREASED RELIABILITY 审中-公开
标题翻译：高功率半导体电子元件具有增加的可靠性
公开(公告)号：WO2013052833A2
公开(公告)日：2013-04-11
申请号：PCT/US2012/059007
申请日：2012-10-05
申请人： TRANSPHORM INC.
发明人： LAL, Rakesh K. , COFFIE, Robert , WU, Yifeng , PARIKH, Primit , DORA, Yuvaraj , MISHRA, Umesh , CHOWDHURY, Srabanti , FICHTENBAUM, Nicholas
IPC分类号： H01L21/8238
CPC分类号： H01L27/0288 , H01L21/8236 , H01L25/00 , H01L27/0629 , H01L28/20 , H01L29/2003 , H01L29/42376 , H01L29/4238 , H01L29/7786 , H01L29/872 , H01L2924/0002 , H03K17/102 , H03K2017/6875 , Y10T29/49117 , H01L2924/00
摘要： An electronic component includes a depletion-mode transistor, an enhancement-mode transistor, and a resistor. The depletion-mode transistor has a higher breakdown voltage than the enhancement-mode transistor. A first terminal of the resistor is electrically connected to a source of the enhancement-mode transistor, and a second terminal of the resistor and a source of the depletion-mode transistor are each electrically connected to a drain of the enhancement-mode transistor. A gate of the depletion-mode transistor can be electrically connected to a source of the enhancement-mode transistor.
摘要翻译：电子部件包括耗尽型晶体管，增强型晶体管和电阻。耗尽型晶体管具有比增强型晶体管更高的击穿电压。电阻器的第一端子电连接到增强型晶体管的源极，并且电阻器的第二端子和耗尽型晶体管的源极电连接到增强型晶体管的漏极。耗尽型晶体管的栅极可以电连接到增强型晶体管的源极。

6. 发明申请

WO2011046048A1 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2011046048A1
公开(公告)日：2011-04-21
申请号：PCT/JP2010/067495
申请日：2010-09-29
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , YAMAZAKI, Shunpei , KOYAMA, Jun , MIYAKE, Hiroyuki , TAKAHASHI, Kei , TOYOTAKA, Kouhei , TSUBUKU, Masashi , NODA, Kosei , KUWABARA, Hideaki
发明人： YAMAZAKI, Shunpei , KOYAMA, Jun , MIYAKE, Hiroyuki , TAKAHASHI, Kei , TOYOTAKA, Kouhei , TSUBUKU, Masashi , NODA, Kosei , KUWABARA, Hideaki
IPC分类号： H01L29/786 , H01L21/822 , H01L21/8234 , H01L21/8236 , H01L21/8242 , H01L27/04 , H01L27/06 , H01L27/08 , H01L27/088 , H01L27/10 , H01L27/108
CPC分类号： H01L29/26 , G06K19/07758 , G11C7/00 , G11C19/28 , H01L21/8236 , H01L23/66 , H01L27/0883 , H01L27/1225 , H01L29/24 , H01L29/66969 , H01L29/78609 , H01L29/7869 , H01L29/78696 , H01L2223/6677 , H02M3/07
摘要： An object is to reduce leakage current and parasitic capacitance of a transistor used for an LSI, a CPU, or a memory. A semiconductor integrated circuit such as an LSI, a CPU, or a memory is manufactured using a thin film transistor in which a channel formation region is formed using an oxide semiconductor which becomes an intrinsic or substantially intrinsic semiconductor by removing impurities which serve as electron donors (donors) from the oxide semiconductor and has larger energy gap than that of a silicon semiconductor. With use of a thin film transistor using a highly purified oxide semiconductor layer with sufficiently reduced hydrogen concentration, a semiconductor device with low power consumption due to leakage current can be realized.
摘要翻译：目的是减少用于LSI，CPU或存储器的晶体管的泄漏电流和寄生电容。使用薄膜晶体管制造诸如LSI，CPU或存储器的半导体集成电路，其中使用氧化物半导体形成沟道形成区域，该氧化物半导体通过去除作为电子给体的杂质而成为本征或本质上的半导体（供体），并且具有比硅半导体更大的能隙。通过使用具有充分降低的氢浓度的高度净化的氧化物半导体层的薄膜晶体管，可以实现由于漏电流而具有低功耗的半导体器件。

7. 发明申请

WO2017158967A1 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタの製造方法审中-公开
标题翻译：薄膜晶体管，薄膜晶体管基板，液晶显示装置和薄膜晶体管的制造方法
公开(公告)号：WO2017158967A1
公开(公告)日：2017-09-21
申请号：PCT/JP2016/086976
申请日：2016-12-13
申请人：三菱電機株式会社
发明人：平野　梨伊 , 井上　和式
IPC分类号： H01L21/336 , G02F1/1368 , H01L21/8236 , H01L27/088 , H01L29/786
CPC分类号： G02F1/1368 , G02F1/134309 , G02F2201/123 , H01L21/8236 , H01L27/088 , H01L27/1225 , H01L27/124 , H01L27/1288 , H01L29/66742 , H01L29/786 , H01L29/7869
摘要：チャネル領域が酸化物半導体で構成されたＴＦＴに関し、ソース電極およびドレイン電極の近傍で光励起されるホールに起因した閾値電圧シフトを抑制して、信頼性を向上させる。下層半導体層（１４０）が、酸化物半導体層（１３０）とゲート絶縁膜（１２０）との間に部分的に設けられている。下層半導体層（１４０）は、酸化物半導体層（１３０）がソース電極（１５１）に重なっているソース重なり領域（１７１）と、酸化物半導体層（１３０）がドレイン電極（１５２）に重なっているドレイン重なり領域（１７２）と、のうちの少なくとも一方に存在している。これに対し、ソース重なり領域（１７１）とドレイン重なり領域（１７２）との間には、下層半導体層（１４０）が存在しない領域が設けられている。
摘要翻译：涉及的TFT那
沟道区域由氧化物半导体，由于其是在源极电极的附近和所述漏电极的光激发的空穴构成的，通过抑制阈值电压偏移，从而提高了可靠性。在氧化物半导体层（130）和栅极绝缘膜（120）之间部分地设置下层半导体层（140）。下半导体层（140）包括源极区重叠的氧化物半导体层（130）重叠的源电极（151）（171），氧化物半导体层（130）重叠的漏极电极（152）和漏极重叠区域（172）。另一方面，在源极重叠区域（171）与漏极重叠区域（172）之间设置有不存在下部半导体层（140）的区域。

8. 发明申请

WO2017071662A1 一种薄膜晶体管及制造方法和显示器面板审中-公开
公开(公告)号：WO2017071662A1
公开(公告)日：2017-05-04
申请号：PCT/CN2016/103836
申请日：2016-10-28
申请人：陆磊 , 王文 , 郭海成
发明人：陆磊 , 王文 , 郭海成
IPC分类号： H01L29/786 , H01L21/336
CPC分类号： H01L21/324 , H01L21/8236
摘要：一种薄膜晶体管，包括：衬底（1）和设置在所述衬底（1）上的由金属氧化物构成的有源层（2），所述有源层（2）与栅极叠层（3）相毗邻，所述有源层（2）部分区域上覆盖有电极（4），所述电极（4）与所述有源层（2）之间还包括绝缘层（6），所述有源层（2）在所述电极（4）覆盖下的区域分别形成源区（21）、漏区（23），非所述电极（4）覆盖下的区域形成沟道区（22）。还涉及薄膜晶体管制造方法和具有上述薄膜晶体管的显示器面板。上述薄膜晶体管既具有传统背沟道刻蚀结构晶体管的小尺寸，又具有比传统刻蚀阻挡层结构晶体管更优越的性能，包括低的源漏寄生电阻、更好的开态和关态性能、增强的可靠性。具有上述薄膜晶体管的显示器面板兼具高性能、高可靠性、低成本等优点，更符合显示器面板的发展趋势。

9. 发明申请

WO2017026139A1 複合型半導体装置审中-公开
标题翻译：复合半导体器件
公开(公告)号：WO2017026139A1
公开(公告)日：2017-02-16
申请号：PCT/JP2016/060660
申请日：2016-03-31
申请人：シャープ株式会社
发明人：木原　誠一郎
IPC分类号： H01L21/8236 , H01L21/336 , H01L21/338 , H01L21/8234 , H01L27/088 , H01L27/095 , H01L29/78 , H01L29/812
CPC分类号： H01L27/088 , H01L21/8234 , H01L21/8236 , H01L27/0629 , H01L27/095 , H01L29/78 , H01L29/7821 , H01L29/812 , H01L29/866
摘要：配線面積の増大を抑制しながら、応答性能および信頼性を改善した複合型半導体装置を提供する。フィンガー１は、複数行および複数列で配置され、フィンガー１中、同一行または、隣接する２つの行のフィンガー１の各々のゲート電極（Ｇ）に接続され、かつ、上記行に沿って形成されたゲート配線（１８）の上記行方向における中間領域からゲート端子（３）を介して入力された信号が供給される。
摘要翻译：提供了一种复合半导体器件，其具有改善的响应性能和可靠性，并且布线面积的增加最小。手指1配置成多行，多列，同一行或两相邻行中的每个指状物1连接到栅电极（G），并且指状物1提供经由栅极端子（3）输入的信号）从行方向上的栅极线（18）的中间区域，沿着行形成的栅极线（18）。

10. 发明申请

WO2015081866A1 半导体器件及其制备方法审中-公开
公开(公告)号：WO2015081866A1
公开(公告)日：2015-06-11
申请号：PCT/CN2014/092964
申请日：2014-12-03
申请人：无锡华润上华半导体有限公司
发明人：张广胜 , 张森
IPC分类号： H01L29/06 , H01L21/22
CPC分类号： H01L27/0883 , H01L21/2652 , H01L21/266 , H01L21/823412 , H01L21/8236 , H01L29/0634 , H01L29/0684 , H01L29/0847 , H01L29/1083 , H01L29/1095 , H01L29/7835 , H01L29/7838
摘要：一种半导体器件，包括衬底（110）、形成于衬底（110）上的埋层（120）、形成于埋层（120）上的扩散层（130）及形成于扩散层（130）上的栅极（144）；扩散层（130）包括第一扩散区（132）和第二扩散区（134），第二扩散区（134）的杂质类型与第一扩散区（132）的杂质类型相反；在第二扩散区（134）内还形成有多个第三扩散区（136），第三扩散区（136）的杂质类型与第二扩散区（134）的杂质类型相反。还提供一种半导体器件的制造方法。

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