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1. 发明申请

WO2016160319A1 MOCVD GROWTH OF HIGHLY MISMATCHED III-V CMOS CHANNEL MATERIALS ON SILICON SUBSTRATES 审中-公开
标题翻译：硅衬底上高分辨率III-V CMOS通道材料的MOCVD增长
公开(公告)号：WO2016160319A1
公开(公告)日：2016-10-06
申请号：PCT/US2016/022315
申请日：2016-03-14
申请人： APPLIED MATERIALS, INC.
发明人： BAN, Keun-Yong , YE, Zhiyuan , SANCHEZ, Errol Antonio C. , BAO, Xinyu , CARLSON, David K.
IPC分类号： H01L21/205
CPC分类号： H01L29/7849 , H01L21/02381 , H01L21/02433 , H01L21/02439 , H01L21/02461 , H01L21/02463 , H01L21/02466 , H01L21/02543 , H01L21/02546 , H01L21/02549 , H01L21/02609 , H01L21/0262 , H01L21/823807 , H01L27/092 , H01L29/045 , H01L29/1054 , H01L29/20 , H01L29/205 , H01L29/66522
摘要： Embodiments of the present disclosure generally relate to a semiconductor device including layers of group III-V semiconductor materials. In one embodiment, the semiconductor device includes a phosphorous containing layer deposited on a silicon substrate, wherein the phosphorous containing layer has a lattice mismatch less than 5% to the silicon substrate, a group III-V compound nucleation layer deposited on the phosphorous containing layer at a first temperature, the group III-V compound nucleation layer having a first thickness, a group III-V compound transition layer deposited on the group III-V compound nucleation layer at a second temperature higher than the first temperature, the group III-V compound transition layer having a second thickness larger than the first thickness, and the group III-V compound nucleation layer is different from the group III-V compound transition layer, and an active layer deposited on the group III-V compound transition layer.
摘要翻译：本公开的实施例一般涉及包括III-V族III族半导体材料层的半导体器件。在一个实施例中，半导体器件包括沉积在硅衬底上的含磷层，其中含磷层具有与硅衬底小于5％的晶格失配，沉积在含磷层上的III-V族化合物成核层在第一温度下，具有第一厚度的III-V族化合物成核层，在高于第一温度的第二温度下沉积在III-V族化合物成核层上的III-V族化合物过渡层，III- V化合物过渡层，并且III-V族化合物成核层与III-V族化合物过渡层不同，并且活性层沉积在III-V族化合物过渡层上。

2. 发明申请

WO2014200077A1 微細構造形成方法、半導体デバイスの製造方法、及びＣＭＯＳの形成方法审中-公开
标题翻译：微结构形成方法，半导体器件制造方法和CMOS形成方法
公开(公告)号：WO2014200077A1
公开(公告)日：2014-12-18
申请号：PCT/JP2014/065665
申请日：2014-06-06
申请人：東京エレクトロン株式会社 , 国立大学法人東京大学
发明人：軍司　勲男 , 井澤　友策 , 大場　大輔 , 近藤　佳幸 , 柏木　勇作 , 杉山　正和
IPC分类号： H01L21/20 , H01L21/205 , H01L21/336 , H01L29/78
CPC分类号： H01L21/02675 , H01L21/02381 , H01L21/02543 , H01L21/0262 , H01L21/02639 , H01L29/66795
摘要：　高品質な異種半導体の微細構造を基板に形成することができる微細構造形成方法を提供する。単結晶シリコン基板１０の上面に形成されたＳｉＯ２膜１２等にトレンチ１４を形成し、該トレンチ１４の底において単結晶シリコン基板１０の（００１）結晶面１５を露出させ、トレンチ１４にインジウムリン１６を充填し、充填されたインジウムリン１６を加熱して溶融させ、溶融したインジウムリン１６を徐冷して（００１）結晶面１５を種としてインジウムリン１６を再結晶させ、ＳｉＯ２膜１２等を除去し、インジウムリン１６を加熱する際には、単結晶シリコン基板１０の上面側に配置されたレーザスキャナ２４によって充填されたインジウムリン１６を加熱し、インジウムリン１６を徐冷する際には、レーザスキャナ２４からのレーザ光Ｌの強度を漸減する。
摘要翻译：提供了能够在基板上形成高质量化合物半导体微结构的微结构形成方法。形成在单晶硅衬底（10）的上表面上的SiO 2膜（12）等中形成沟槽（14），并且单面硅衬底（10）的（001）晶面（15）晶体硅衬底（10）在沟槽（14）的底部露出。沟槽（14）填充有磷化铟（16），并且填充的磷化铟（16）被加热和熔化。将熔融的磷化铟（16）缓慢冷却，将（001）晶面（15）用作种子，并将磷化铟（16）重结晶。除去SiO 2膜（12）等。在磷化铟（16）的加热期间，填充的磷化铟（16）被位于单晶硅衬底（10）的上表面侧的激光扫描器（24）加热。在磷化铟（16）的缓慢冷却期间，来自激光扫描器（24）的激光束（L）的强度逐渐降低。

3. 发明申请

WO2013154485A1 A METHOD FOR MANUFACTURING A SEMICONDUCTOR METHOD DEVICE BASED ON EPITAXIAL GROWTH. 审中-公开
标题翻译：一种基于外延生长制造半导体方法器件的方法。
公开(公告)号：WO2013154485A1
公开(公告)日：2013-10-17
申请号：PCT/SE2013/050355
申请日：2013-03-28
申请人： SUN, Yanting , LOURDUDOSS, Sebastian
发明人： SUN, Yanting , LOURDUDOSS, Sebastian
IPC分类号： H01L21/205
CPC分类号： H01L31/0725 , H01L21/0237 , H01L21/02381 , H01L21/02433 , H01L21/02461 , H01L21/02463 , H01L21/02494 , H01L21/02502 , H01L21/02543 , H01L21/02546 , H01L21/02609 , H01L21/02639 , H01L21/0265 , H01L31/02168 , H01L31/022425 , H01L31/0304 , H01L31/03046 , H01L31/036 , H01L31/06875 , H01L31/0735 , H01L31/107 , H01L31/184 , H01L31/1844 , H01L31/1852 , H01S5/32308 , Y02E10/544 , Y02P70/521
摘要： A method for manufacturing a semiconductor device and semiconductor manufactured thereby, comprising growing, from a seed island mesa, an abrupt hetero-junction comprising a semiconductor crystal with few crystal defects on a dissimilar substrate (50) that can be used as light emitting and photovoltaic devices.
摘要翻译：一种制造半导体器件的半导体器件及半导体制造方法，其特征在于，包括从种子岛台面生长包含半导体晶体的突变异质结，所述突变异质结在能够用作发光和光电的不同基板（50）上具有很少的晶体缺陷设备。

4. 发明申请

WO2013122176A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件和半导体器件制造方法
公开(公告)号：WO2013122176A1
公开(公告)日：2013-08-22
申请号：PCT/JP2013/053602
申请日：2013-02-07
申请人：ソニー株式会社
发明人：竹内　克彦 , 谷口　理
IPC分类号： H01L21/338 , H01L21/336 , H01L29/778 , H01L29/78 , H01L29/812
CPC分类号： H01L29/7783 , H01L21/0228 , H01L21/02543 , H01L21/02546 , H01L29/0847 , H01L29/1066 , H01L29/201 , H01L29/205 , H01L29/207 , H01L29/4236 , H01L29/42376 , H01L29/432 , H01L29/517 , H01L29/66462 , H01L29/7785
摘要：　チャネル層１４の上部に設けられた上部障壁層において、チャネル層１４側の界面層を構成する層であって、チャネル層１４との接合部におけるキャリア走行側のエネルギー帯が、チャネル層１４よりもチャネル層１４内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層１５を有する。上部障壁層の表面層に設けられた層であって、第１障壁層１５と接合させた状態において、当該接合部におけるバンドギャップを挟んでキャリア走行側と逆側のエネルギー帯が、第１障壁層１５よりも第１障壁層１５内真性フェルミ準位から遠い化合物半導体で構成された第２障壁層１６を有する。さらに、第２障壁層１６における少なくとも表面層に設けられ、キャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域１６ｇ、低抵抗領域１６ｇを挟んだ位置において第２障壁層１６に接続されたソース電極２３ｓおよびドレイン電極２３ｓ、低抵抗領域１６ｇ上にゲート絶縁膜２５を介して設けられたゲート電極２７を備えている。
摘要翻译：半导体器件具有在沟道层（14）的上部设置的上阻挡层中的第一势垒层（15），第一势垒层（15）构成沟道层（14）一侧的界面层，并且由与沟道层（14）的接合处的载流子行进侧的能带比通道层（14）更远离沟道层（14）中的固有费米能级的化合物半导体构成。半导体器件具有设置在上阻挡层的表面层中并由化合物半导体构成的第二阻挡层（16），其中在与第一阻挡层（15）接合时，载体行进侧上的能带和夹在所述接合部中的带隙的相对侧比第一阻挡层（15）比第一阻挡层（15）更远离第一阻挡层（15）中的固有费米能级。此外，半导体器件包括：至少设置在第二阻挡层（16）的表面层中的低电阻区域（16g），并且通过包含具有与导电类型相反的导电类型的杂质而保持比周围区域更低的电阻的载体; 位于所述低电阻区域（16g）的相互相对的两侧的源电极（23s）和漏电极（23d），并连接到所述第二阻挡层（16）。以及设置在所述低电阻区域（16g）上的栅极电极（27），其间插入有栅极绝缘膜（25）。

5. 发明申请

WO2012164827A1 気相成長方法及び発光素子用基板の製造方法审中-公开
标题翻译：蒸气相外延法和发光元件基板制造方法
公开(公告)号：WO2012164827A1
公开(公告)日：2012-12-06
申请号：PCT/JP2012/003001
申请日：2012-05-08
申请人：信越半導体株式会社 , 川原実 , 秋山智弘 , 西山和慶
发明人：川原　実 , 秋山　智弘 , 西山　和慶
IPC分类号： H01L21/205 , C23C16/44 , C30B25/14 , C30B29/44 , H01L33/30
CPC分类号： H01L33/0062 , C30B25/165 , C30B25/186 , C30B29/44 , H01L21/02395 , H01L21/02463 , H01L21/02543 , H01L21/02576 , H01L21/02579 , H01L21/0262
摘要：　本発明は、気相成長装置内で基板上に、ＩＩＩ－Ｖ族化合物半導体層をハイドライド気相成長法によってエピタキシャル成長させる気相成長方法であって、前記ＩＩＩ－Ｖ族化合物半導体層のエピタキシャル成長途中に、少なくとも１回該エピタキシャル成長を中断して前記気相成長装置内のガスエッチングを行うことを特徴とする気相成長方法である。これによって、ＨＶＰＥ成長装置内の基板以外の部材への原料ガスによるＧａＰの析出数を制御することができるハイドライド気相成長方法が提供される。
摘要翻译：本发明是一种气相外延法，其中通过氢化物气相外延法在气相外延装置中的基板上外延形成III-V族化合物半导体层。在III-V族化合物半导体层的外延生长期间，中断外延生长的至少一次迭代，并且在气相外延装置内进行气体蚀刻。因此，可以将原料气体的GaP沉积量控制在HVPE生长装置内的除基板以外的部件。

6. 发明申请

WO2012099653A2 SEMICONDUCTOR NANOCRYSTALS AND METHODS OF PREPARATION 审中-公开
标题翻译：半导体纳米晶体及其制备方法
公开(公告)号：WO2012099653A2
公开(公告)日：2012-07-26
申请号：PCT/US2011/063919
申请日：2011-12-08
申请人： QD VISION, INC. , KAMPLAIN, Justin, W. , ZHU, Zhengguo
发明人： KAMPLAIN, Justin, W. , ZHU, Zhengguo
IPC分类号： H01L21/06
CPC分类号： H01L49/006 , B82Y30/00 , B82Y40/00 , C09K11/02 , C09K11/565 , C09K11/7492 , C09K11/883 , C30B29/40 , H01L21/02439 , H01L21/02521 , H01L21/02543 , H01L21/02546 , H01L21/02557 , H01L21/0256 , H01L21/02601 , H01L21/02628 , H01L21/02664 , H01L29/0665 , Y10S977/774 , Y10S977/896
摘要： A method for preparing semiconductor nanocrystals is disclosed. The method comprises adding a precursor mixture comprising one or more cation precursors, one or more anion precursors, and one or more amines to a ligand mixture including one or more acids, one or more phenol compounds, and a solvent to form a reaction mixture, wherein the molar ratio of (the one or more phenol compounds plus the one or more acids plus the one or more amine compounds) to the one or more cations initially included in the reaction mixture is greater than or equal to about 6, and heating the reaction mixture at a temperature and for a period of time sufficient to produce semiconductor nanocrystals having a predetermined composition. Methods for forming a buffer layer and/or an overcoating layer thereover are also disclosed. Semiconductor nanocrystals and compositions including semiconductor nanocrystals of the invention are also disclosed. In certain embodiments, a semiconductor nanocrystal includes one or more Group ΠΙΑ and one or more Group VA elements.
摘要翻译：公开了制备半导体纳米晶体的方法。该方法包括将包含一种或多种阳离子前体，一种或多种阴离子前体和一种或多种胺的前体混合物加入到包含一种或多种酸，一种或多种酚化合物和溶剂的配体混合物中以形成反应混合物，其中（一种或多种酚化合物加一种或多种酸加上一种或多种胺化合物）与初始包含在反应混合物中的一种或多种阳离子的摩尔比大于或等于约6，并加热反应混合物在足以产生具有预定组成的半导体纳米晶体的温度和一段时间内。还公开了在其上形成缓冲层和/或外涂层的方法。还公开了包括本发明的半导体纳米晶体的半导体纳米晶体和组合物。在某些实施方案中，半导体纳米晶体包括一个或多个基团和一个或多个VA组元件。

7. 发明申请

WO2012058618A1 METHODS FOR ENHANCING P-TYPE DOPING IN III-V SEMICONDUCTOR FILMS 审中-公开
标题翻译：用于增强III-V半导体膜中P型掺杂的方法
公开(公告)号：WO2012058618A1
公开(公告)日：2012-05-03
申请号：PCT/US2011/058427
申请日：2011-10-28
申请人： UNIVERSITY OF UTAH RESEARCH FOUNDATION , LIU, Feng , STRINGFELLOW, Gerald , ZHU, Junyi
发明人： LIU, Feng , STRINGFELLOW, Gerald , ZHU, Junyi
IPC分类号： H01L21/8252
CPC分类号： H01L21/0262 , H01L21/02538 , H01L21/02543 , H01L21/02579 , H01L21/02581 , Y10S117/913
摘要： Methods of doping a semiconductor film are provided. The methods comprise epitaxially growing the III-V semiconductor film in the presence of a dopant, a surfactant capable of acting as an electron reservoir, and hydrogen, under conditions that promote the formation of a III-V semiconductor film doped with the p-type dopant. In some embodiments of the methods, the epitaxial growth of the doped III-V semiconductor film is initiated at a first hydrogen partial pressure which is increased to a second hydrogen partial pressure during the epitaxial growth process.
摘要翻译：提供掺杂半导体膜的方法。该方法包括在有助于形成掺杂有p型的III-V半导体膜的条件下，在掺杂剂，能够充当电子储存器的表面活性剂和氢的存在下外延生长III-V半导体膜掺杂剂。在该方法的一些实施例中，掺杂的III-V半导体膜的外延生长以在外延生长过程中增加到第二氢分压的第一氢分压开始。

8. 发明申请

WO2011135809A1 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法审中-公开
标题翻译：半导体衬底，制造半导体衬底的方法，电子器件以及制造电子器件的方法
公开(公告)号：WO2011135809A1
公开(公告)日：2011-11-03
申请号：PCT/JP2011/002344
申请日：2011-04-21
申请人：住友化学株式会社 , 西川直宏 , 中野強 , 井上孝行
发明人：西川　直宏 , 中野　強 , 井上　孝行
IPC分类号： H01L21/338 , H01L21/20 , H01L27/095 , H01L29/778 , H01L29/812
CPC分类号： H01L29/7785 , H01L21/02463 , H01L21/02505 , H01L21/02543 , H01L21/02546 , H01L21/0262 , H01L27/085 , H01L29/207 , H01L29/66462 , H01L29/812
摘要：　ベース基板と、ベース基板上に形成され、第１伝導型の多数キャリアを含む第１チャネル層を有する第１半導体部と、第１半導体部の上方に形成され、第１半導体部の不純物準位よりも深い不純物準位を与える不純物を有する分離層と、分離層の上方に形成され、第１伝導型とは反対である第２伝導型の多数キャリアを含む第２チャネル層を有する第２半導体部とを備える半導体基板を提供する。
摘要翻译：公开了一种半导体基板，其具备：基底基板; 第一半导体部，其形成在所述基底基板上，并且具有包含多个第一导电型载体的第一沟道层; 隔离层，其形成在第一半导体部分上方，并且具有使杂质态比第一半导体部分的杂质浓度更深的杂质; 以及第二半导体部，其形成在所述隔离层的上方，并且具有包含多个第二导电型载体的第二沟道层，所述第二导电类型与所述第一导电类型相反。

9. 发明申请

WO2011056519A3 SYNTHESIS AND USE OF PRECURSORS FOR ALD OF GROUP VA ELEMENT CONTAINING THIN FILMS 审中-公开
标题翻译：含VA薄膜VA族元素ALD前体的合成与应用
公开(公告)号：WO2011056519A3
公开(公告)日：2011-08-25
申请号：PCT/US2010053982
申请日：2010-10-25
申请人： ASM INT , ASM INC , PORE VILJAMI , HATANPAEAE TIMO , RITALA MIKKO , LESKELAE MARKKU
发明人： PORE VILJAMI , HATANPAEAE TIMO , RITALA MIKKO , LESKELAE MARKKU
IPC分类号： H01L21/205
CPC分类号： C23C16/45553 , C23C16/18 , C23C16/305 , C23C16/4408 , C23C16/45555 , H01L21/02521 , H01L21/02538 , H01L21/02543 , H01L21/02546 , H01L21/02549 , H01L21/02551 , H01L21/0262 , H01L45/06 , H01L45/144 , H01L45/148 , H01L45/1616
摘要： Atomic layer deposition (ALD) processes for forming Group VA element containing thin films, such as Sb, Sb-Te, Ge-Sb and Ge-Sb-Te thin films are provided, along with related compositions and structures. Sb precursors of the formula Sb( SiR1R2R3)3 are preferably used, wherein R1, R2, and R3 are alkyl groups. As, Bi and P precursors are also described. Methods are also provided for synthesizing these Sb precursors. Methods are also provided for using the Sb thin films in phase change memory devices.
摘要翻译：提供了用于形成包含诸如Sb，Sb-Te，Ge-Sb和Ge-Sb-Te薄膜的含VA族元素薄膜的原子层沉积（ALD）工艺，以及相关的组成和结构。式Sb（SiR 1 R 2 R 3）3的Sb前体优选使用，其中R 1，R 2和R 3是烷基。 As，还描述了Bi和P前体。还提供了合成这些Sb前体的方法。还提供了在相变存储器件中使用Sb薄膜的方法。

10. 发明申请

WO2010098876A3 DIGITAL METAMORPHIC ALLOYS FOR GRADED BUFFERS 审中-公开
标题翻译：用于分级缓冲器的数字元素合金
公开(公告)号：WO2010098876A3
公开(公告)日：2010-11-18
申请号：PCT/US2010000591
申请日：2010-02-26
申请人： MASSACHUSETTS INST TECHNOLOGY , LEE KENNETH E , FITZGERALD EUGENE A
发明人： LEE KENNETH E , FITZGERALD EUGENE A
IPC分类号： H01L21/20
CPC分类号： H01L21/02543 , H01L21/02395 , H01L21/02461 , H01L21/02463 , H01L21/02507 , H01L21/0251 , H01L21/0262 , Y10T428/2495
摘要： Digital metamorphic alloy (DMA) buffer structures for transitioning from a bottom crystalline layer to a lattice mismatched top crystalline layer, and methods for manufacturing such layers are described. In some embodiments, a layered crystalline structure includes a first layer of a first crystalline material having a fist in-plane lattice constant and a second layer of a second crystalline material disposed over the first layer and having a second in-plane lattice constant that is lattice mismatched with the first crystalline material. Multiple sets of buffer layers may be disposed between the first layer and the second layer. Each set is a digital metamorphic alloy including a buffer layer of a third crystalline material and a buffer layer of a fourth crystalline material where an effective in-plane lattice constant of each set falls between the first lattice of the first layer and the second lattice constant of the second layer.
摘要翻译：描述了从底部结晶层转变为晶格失配顶部晶体层的数字变质合金（DMA）缓冲结构以及用于制造这些层的方法。在一些实施例中，层状晶体结构包括具有第一面内晶格常数的第一晶体材料的第一层和设置在第一层上并具有第二平面晶格常数的第二晶体材料的第二层，晶格与第一结晶材料不匹配。多组缓冲层可以设置在第一层和第二层之间。每组是包含第三结晶材料的缓冲层和第四晶体材料的缓冲层的数字变质合金，其中每组的有效面内晶格常数落在第一层的第一晶格和第二晶格常数之间的第二层。

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