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1. 发明申请

WO2014068756A1 半導体集積回路、半導体記憶装置及び半導体記憶装置の制御方法审中-公开
标题翻译：半导体集成电路，半导体存储器件以及控制半导体存储器件的方法
公开(公告)号：WO2014068756A1
公开(公告)日：2014-05-08
申请号：PCT/JP2012/078377
申请日：2012-11-01
申请人：富士通株式会社
发明人：吉野　和秀
IPC分类号： G11C29/00
CPC分类号： G11C29/846
摘要：　半導体メモリを含む半導体集積回路の歩留まりの向上を図る。　半導体メモリ（１０）の読出し制御回路（２６）は、メモリセルアレイ（１４）の各ビットセル（３０）のデータをラッチ回路（４６Ａ）に保持し、ラッチ回路に保持したデータを読出しデータＲＤとして出力する。メモリセルアレイには、冗長ビットのビットセル（３０Ｒ）が設けられ、読出し制御回路は、冗長ビットのラッチ回路（４６Ｒ）、ビットセルシフト回路（４８）、及びラッチシフト回路を含む。ビットセルシフト回路は、ビットセルのデータをシフトしてラッチ回路へ出力し、ラッチシフト回路は、ラッチ回路のデータをシフトして出力する。これにより、読出し制御回路は、所定のビットセル及び所定ラッチ回路を除いて、メモリセルアレイのデータを出力する。
摘要翻译：本发明增加了含半导体存储器的半导体集成电路的产量。用于半导体存储器（10）的读出控制电路（26）保存来自锁存电路（46A）中的存储单元阵列（14）的位单元（30）的数据，作为读出数据（RD）输出，，保存在所述锁存电路中的数据。存储单元阵列设置有用于冗余位的位单元（30R），并且读出控制电路包含冗余位锁存电路（46R），位单元移位电路（48）和锁存移位电路。位单元移位电路从位单元移位数据并将所述数据输出到锁存电路，并且锁存器移位电路从锁存电路移位数据并输出所述数据。因此，读出控制电路以规定的位单元和除了规定的锁存电路从存储单元阵列输出数据。

2. 发明申请

WO2003075233A2 CARTE A PUCE ET PROCÉDÉ D'ÉVITEMENT DE FAILLE LOGIQUE SUR UNE TELLE CARTE A PUCE 审中-公开
标题翻译：智能卡和避免软件错误的方法
公开(公告)号：WO2003075233A2
公开(公告)日：2003-09-12
申请号：PCT/FR2003/000637
申请日：2003-02-27
申请人： CANAL + TECHNOLOGIES , DAUVOIS, Jean-Luc
发明人： DAUVOIS, Jean-Luc
IPC分类号： G07F7/10
CPC分类号： G07F7/1008 , G06Q20/341 , G07F7/084 , G11C29/846
摘要： L'invention concerne une carte à puce dont le composant comprend une unité centrale (10), une mémoire code (16) dans laquelle est mémorisé un code d'origine comportant au moins une faille logicielle qui ne peut être corrigée, une mémoire données/code (14) dans une zone (15) de laquelle sont mémorisés un code de substitution exempt de faille logicielle, ainsi que les adresses de la (ou des) faille(s) logicielle(s), un mécanisme (11) d'interception des adresses de l'unité centrale qui vérifie les adresses matérielles qui s'exécutent, dans lequel le mécanisme (11) d'interception des adresses comporte un bloc (12) d'interception et de substitution des adresses qui permet de dérouter l'unité centrale lorsqu'il détecte une adresse ou un ensemble d'adresses de faille logicielle et un multiplexeur de données (13) permettant à l'unité centrale (10) de prendre en compte soit les données de la mémoire code (16) s'il n'y a pas de déroutement, soit les données de la mémoire données/code (14). L'invention concerne également un procédé d'évitement de faille logique dans une telle carte à puce.
摘要翻译：本发明涉及智能卡，其中组件包括中央单元（10），代码存储器（16），其中存储了至少包括不能校正的软件错误的原始代码，其中存储有数据/代码存储器（14）存储区域（15）存储没有软件错误的替代代码以及软件错误的地址，用于截取中央单元地址的机制（11），该机制用于验证执行的硬件地址，其中拦截地址的机制（11）包括地址拦截和替换单元（12），当单元检测到软件错误的地址或一组地址或数据多路复用器（13）时，中央单元能重新路由，当不存在重新路由时的代码数据（16），或由中央单元（10）考虑的数据/存储器代码（14）的数据。本发明还涉及一种避免这种智能卡中的软件错误的方法。

3. 发明申请

WO2002095758A1 DYNAMICALLY CONFIGURATED STORAGE ARRAY WITH IMPROVED DATA ACCESS 审中-公开
标题翻译：具有改进的数据访问的动态配置存储阵列
公开(公告)号：WO2002095758A1
公开(公告)日：2002-11-28
申请号：PCT/US2002/015749
申请日：2002-05-17
申请人： TACHYON SEMICONDUCTOR CORPORATION
发明人： PATTI, Robert
IPC分类号： G11C7/00
CPC分类号： G06F11/1008 , G06F2211/109 , G11C11/401 , G11C29/42 , G11C29/4401 , G11C29/70 , G11C29/76 , G11C29/846 , G11C2029/0407
摘要： A reconfigurable memory[10, 50, 101, 102, 300] having M bit lines[12] and a plurality of row lines[13], where M>l. The memory includes an array of memory storage cells[15], each memory storage cell[15] storing a data value. The data value is read from or into the storage cells[15] by coupling that data value to one of the bit lines[12] in response to a row control signal on one of the row lines. A row select circuit generates[43] the row control signal on one of the row lines in response to a row address being coupled to the row select circuit[43]. The row select circuit[43] includes a memory for storing a mapping of the row addresses to the row lines that determines which of the row lines is selected for each possible value of the row address. The memory includes a plurality of sense amplifiers[21], one such sense amplifier being connected to each of the bit lines[13] for measuring a signal value on that bit line. A controller[40, 105, 205, 305] that is part of the memory tests the memory storage cells both at power up and run time to detect defective memory storage cells. The controller[40, 105, 205, 305] uses an error correcting code scheme to detect errors during the actual operation of the memory. The memory includes sufficient spare rows and columns to allow the controller to substitute spares for rows or columns having defective memory storage cells.
摘要翻译：具有M个位线[12]和多个行线[13]的可重构存储器[10,50,101,102,300]，其中M> 1。存储器包括存储存储单元阵列[15]，存储数据值的每个存储器存储单元[15]。响应于行行之一上的行控制信号，将数据值从存储单元[15]读取或写入数据值[15]。响应于行地址耦合到行选择电路[43]，行选择电路在行行之一上生成行控制信号。行选择电路[43]包括用于存储行地址到行行的映射的存储器，其确定为行地址的每个可能值选择行行。存储器包括多个读出放大器[21]，一个这样的读出放大器连接到每个位线[13]，用于测量该位线上的信号值。作为存储器的一部分的控制器[40,105,205,305]在上电和运行时间测试存储器存储单元以检测有缺陷的存储器存储单元。控制器[40,105,205,305]使用纠错码方案在存储器的实际操作期间检测错误。存储器包括足够的备用行和列，以允许控制器将具有缺陷存储器存储单元的行或列替换为备用。

4. 发明申请

WO02045093A1 SEMICONDUCTOR MEMORY DEVICE AND ADDRESS CONVERSION CIRCUIT 审中-公开
标题翻译：半导体存储器件和地址转换电路
公开(公告)号：WO02045093A1
公开(公告)日：2002-06-06
申请号：PCT/JP2001/010335
申请日：2001-11-27
IPC分类号： G11C8/02 , G11C11/408 , G11C29/00 , G11C11/401 , G11C11/41
CPC分类号： G11C29/70 , G11C11/4087 , G11C29/846
摘要： A semiconductor memory device including a memory cell array requiring refresh such as a DRAM and a memory cell array not requiring refresh such as an SRAM which are usable by allocating external addresses to them comprises a redundant circuit suited to the structure. A semiconductor memory device comprises a DRAM cell array (11) of dynamic memory cells, an SRAM cell array (12) of static memory cells, a predecoder (101) for converting an external address Add to a raw predecode signal A1 or A2 corresponding to either the DRAM cell array (11) or the SRAM cell array (12), a redundancy program circuit (103) for specifying a memory cell of the DRAM cell array (11) the characteristic defect is to be remedied, and a redundancy judging circuit (102) for converting the external address Add of the specified memory cell to a raw predecode signal A4 to be sent to a predetermined memory cell in the SRAM cell array (12).
摘要翻译：包括需要诸如DRAM的刷新的存储单元阵列和不需要刷新的诸如SRAM的存储单元阵列的半导体存储器件可以通过向其分配外部地址而被使用包括适用于该结构的冗余电路。半导体存储器件包括动态存储器单元的DRAM单元阵列（11），静态存储器单元的SRAM单元阵列（12），用于将外部地址添加到原始预解码信号A1或A2的预解码器（101） DRAM单元阵列（11）或SRAM单元阵列（12）中，要补救特征缺陷的用于指定DRAM单元阵列（11）的存储单元的冗余程序电路（103），冗余判定电路（102），用于将指定的存储器单元的外部地址Add转换为待发送到SRAM单元阵列（12）中的预定存储单元的原始预解码信号A4。

5. 发明申请

WO00038066A1 INTEGRATED MEMORY WITH REDUNDANCY 审中-公开
标题翻译：冗余集成内存
公开(公告)号：WO00038066A1
公开(公告)日：2000-06-29
申请号：PCT/DE1999/003905
申请日：1999-12-07
IPC分类号： G11C11/22 , G11C29/00 , G11C29/04 , G06F11/20
CPC分类号： G11C29/808 , G11C29/846
摘要： An integrated memory with two read amplifiers (sAi) and two first redundant read amplifiers (RSA0..3). Said memory also comprises normal bit lines (BL) that merge into at least two individually addressable slots (CL), whereby at least one of said lines is connected to one of the normal read amplifiers from one of said slots. The inventive memory also comprises first redundant bit lines (RBL1) that merge into at least one individually addressable redundant slot (RCL), whereby at least one of said lines is connected to one of the redundant amplifiers (RSA0..3). The first redundant amplifier (RSA0..3) and the redundant slot (RCL) pertaining thereto are provided as replacements for the two normal read amplifiers (Sai) and one of the normal slots (CL).
摘要翻译：该集成的存储器具有两个正常读出放大器（SAI）和两个第一冗余读出放大器（RSA0..3）。此外，它具有至少两个单独可寻址的正常柱（CL）其中在每种情况下各柱正常的至少一个被连接到该正常的读出放大器的一个骨料正常位线（BL）。此外，它有一个可单独寻址的冗余列（RCL）合并第一冗余位线（RBL1），其每一个的每个的至少一个与所述冗余读出放大器（RSA0..3）中的一个连接。提供了用于替换两个正常读出放大器（SAI）和正常的一列（CL）设置的第一冗余读出放大器（RSA0..3）和其冗余列（RCL）。

6. 发明申请

WO1994007242A1 HIGH SPEED REDUNDANT MEMORY 审中-公开
标题翻译：高速冗余存储器
公开(公告)号：WO1994007242A1
公开(公告)日：1994-03-31
申请号：PCT/US1993004231
申请日：1993-05-05
申请人： ATMEL CORPORATION
发明人： ATMEL CORPORATION , PATHAK, Saroj , ROSENDALE, Glen, A. , PAYNE, James, E.
IPC分类号： G11C07/00
CPC分类号： G11C29/846
摘要： A memory circuit (10) in which redundant cell groups are located in a second memory bank (14; 88) to replace any defective cell groups present in a first memory bank (12; 86). Each bank has its own address decoders (16, 18; 90, 92, 94, 96) and read/write circuits. When an address corresponding to a defective cell group is received, the first bank is enabled as usual, while a fast logic circuit (40; 100) enables the second bank, so that both banks are simultaneously enabled. A signal (32; 102) is transmitted by the logic circuit to an output selector (20; 98) where data from a redundant cell group in the second bank is selected for output (34; 84). The time needed to detect an address corresponding to a defective cell group, is masked by the longer time required by the decoders and sense amplifiers of the respective banks.
摘要翻译：一种存储电路（10），其中冗余单元组位于第二存储体（14; 88）中，以替代存在于第一存储体（12; 86）中的任何有缺陷的单元组。每个存储体都有自己的地址解码器（16,18; 90,92,94,96）和读/写电路。当接收到对应于有缺陷的单元组的地址时，第一存储体通常被使能，而快速逻辑电路（40; 100）使能第二存储体，使得两个存储体同时被使能。信号（32; 102）由逻辑电路发送到输出选择器（20; 98），其中来自第二组中的冗余单元组的数据被选择用于输出（34; 84）。检测对应于有缺陷的单元组的地址所需的时间被各个存储体的解码器和读出放大器所需的较长时间所掩蔽。

7. 发明申请

WO2012094214A1 A REDUNDANCY MEMORY STORAGE SYSTEM AND A METHOD FOR CONTROLLING A REDUNDANCY MEMORY STORAGE SYSTEM 审中-公开
标题翻译：一种冗余存储器系统和一种用于控制冗余存储器存储系统的方法
公开(公告)号：WO2012094214A1
公开(公告)日：2012-07-12
申请号：PCT/US2011/067607
申请日：2011-12-28
申请人： ADVANCED MICRO DEVICES, INC. , WUU, John J. , WEISS, Donald R.
发明人： WUU, John J. , WEISS, Donald R.
IPC分类号： G11C29/44 , G11C29/00
CPC分类号： G11C29/44 , G11C29/846
摘要： A memory system is provided, including a first memory ( 110 ) comprising a plurality of bitcells configured to store data, and a second memory ( 120 ), configured to store an index of the data stored at a corresponding location in the first memory and further configured to store repair information, wherein th repair information indicates a bitcell error at the corresponding location in the first memory.
摘要翻译：提供了一种存储器系统，包括包括被配置为存储数据的多个比特单元的第一存储器（110）和被配置为存储存储在第一存储器中相应位置处的数据的索引的第二存储器（120）被配置为存储修复信息，其中所述修复信息指示所述第一存储器中的对应位置处的位单元错误。

8. 发明申请

WO2011157568A1 PROCEDE DE PROTECTION DE MEMOIRE CONFIGURABLE CONTRE LES ERREURS PERMANENTES ET TRANSITOIRES ET DISPOSITIF APPARENTE 审中-公开
标题翻译：保护永久性和瞬态错误的可配置存储器的方法及相关设备
公开(公告)号：WO2011157568A1
公开(公告)日：2011-12-22
申请号：PCT/EP2011/059134
申请日：2011-06-01
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES , EVAIN, Samuel , BONHOMME, Yannick , GHERMAN, Valentin
发明人： EVAIN, Samuel , BONHOMME, Yannick , GHERMAN, Valentin
IPC分类号： G06F11/10 , G11C29/00
CPC分类号： G06F11/10 , G06F11/1012 , G11C29/846 , H03M13/19 , H03M13/356 , H03M13/616
摘要： L'invention a pour objet un procédé de protection de mémoire numérique contre les erreurs permanentes et transitoires et un dispositif apparenté. Les données numériques étant mémorisées dans au moins une zone de stockage (104), ladite zone correspondant à une matrice de mémorisation composée de cellules de mémoire organisées en un nombre donné de lignes et de colonnes, ledit procédé comporte : une étape d'encodage (101) générant des mots de code à partir des données organisées en mots binaires par application d'un code asymétrique introduisant au moins deux niveaux de protection différents, le premier niveau de protection dit élevé étant associé à un premier sous-groupe de bits du mot de code et un second niveau de protection dit bas étant associé à un deuxième sous-groupe du même mot; une étape d'échange de positions des bits du mot de code (102) faisant correspondre pour leur mémorisation les bits de niveau de protection élevé aux colonnes de la zone de stockage comportant des cellules de mémoire défectueuses et les bits de niveau de protection bas aux colonnes restantes. L'invention s'applique notamment aux domaines de l'électronique numérique et des technologies nanométriques. L'invention peut être utilisée, par exemple, dans des systèmes de mémorisation de données.
摘要翻译：本发明的主题是保护数字存储器免受永久和瞬时错误以及相关设备的一种方法。数字数据存储在至少一个存储区域（104）中，所述区域对应于由组织为给定数量的行和列的存储器单元组成的存储矩阵，所述方法包括：编码步骤（101），从通过应用引入至少两个不同级别的保护的不对称代码来组织为二进制字的数据，第一个所谓的高级保护与代码字的第一个子组的比特相关联，第二个所谓的低级保护与相同单词的第二子组相关联; 交换代码字（102）的位的位置的步骤，用于将包含有缺陷存储器单元的存储区域的列和高级保护位的高位级保护的位存储到剩余的存储区域列。本发明特别适用于数字电子和纳米技术领域。本发明可以用于例如数据存储系统。

9. 发明申请

WO2008002513A2 INTEGRATED CIRCUIT HAVING MEMORY ARRAY INCLUDING ECC AND/OR COLUMN REDUNDANCY, AND METHOD OF PROGRAMMING, CONTROLLING AND/OR OPERATING SAME 审中-公开
标题翻译：具有存储器阵列的集成电路，包括ECC和/或冗余冗余，以及编程，控制和/或操作的方法
公开(公告)号：WO2008002513A2
公开(公告)日：2008-01-03
申请号：PCT/US2007014679
申请日：2007-06-25
申请人： INNOVATIVE SILICON SA , SINGH ANANT PRATAP
发明人： SINGH ANANT PRATAP
IPC分类号： G11C29/00 , G11C7/00
CPC分类号： G01J3/02 , G01J3/0291 , G01J3/10 , G01J3/28 , G01J2003/1213 , G01J2003/2866 , G01N2201/129 , G06F11/1048 , G11C7/1006 , G11C29/846 , G11C2029/0409 , G11C2207/104
摘要： An integrated circuit device (for example, a logic device or a memory device (such as, a discrete memory device)), including a memory cell array having a plurality of memory cells arranged in a matrix of rows and columns, multiplexer circuitry, coupled to the memory cell array, wherein the multiplexer circuitry includes a plurality of data multiplexers, each data multiplexer having a plurality of inputs, including (i) a first input to receive write data which is representative of data to be written into the memory cells of the memory cell array in response to a write operation, and (ii) a second input to receive read data which is representative of data read from memory cells of the memory cell array, and an associated output to responsively output data from one of the plurality of inputs, and syndrome generation circuitry, coupled to the multiplexer circuitry, to generate: (i) a write data syndrome vector using the write data and (ii) a read data syndrome vector using the read data.
摘要翻译：集成电路器件（例如，逻辑器件或存储器件（例如，分立存储器件）），包括具有排列成行和列的矩阵的多个存储单元的存储单元阵列，多路复用器电路其中所述多路复用器电路包括多个数据多路复用器，每个数据多路复用器具有多个输入，所述多个输入包括：（i）用于接收写数据的第一输入，所述第一输入代表要写入所述存储器单元的存储单元的数据所述存储单元阵列响应于写入操作，以及（ii）第二输入端，用于接收表示从所述存储单元阵列的存储单元读取的数据的读取数据，以及相关联的输出以响应于从所述多个存储单元阵列中的一个输出数据耦合到多路复用器电路的输入和校正子产生电路，以产生：（i）使用该读数据的写数据校正子向量和（ii）使用该读数据的读数据校正子向量。

10. 发明申请

WO2006124244A2 REDUNDANT COLUMN READ IN A MEMORY ARRAY 审中-公开
标题翻译：冗余列在内存阵列中读取
公开(公告)号：WO2006124244A2
公开(公告)日：2006-11-23
申请号：PCT/US2006016381
申请日：2006-04-26
申请人： ATMEL CORP , PERISETTY SRINIVAS
发明人： PERISETTY SRINIVAS
IPC分类号： G11C29/00
CPC分类号： G11C29/84 , G11C29/846
摘要： A nonvolatile memory device (200) requires no additional dummy bytes between receipt of a read instruction and a scanning out of data from a first target memory location requiring incorporation of redundant memory bits (217) . A set of most significant redundant memory bits corresponding to a range of regular memory locations may be read speculatively after a particular set of the highest order address bits are received. After a complete address is received, any requirement for substitution of redundant memory bits is known. If no substitution is required, the regular memory contents (215) are read. Any requirement for a substitution of memory bits may require replacement of the entire location. A regular read operation continues after the first location is read. In this way, complete and correct data for the memory location are available after receipt of a read instruction with no additional delay for including any required redundant memory bits.
摘要翻译：非易失性存储器件（200）在接收到读取指令和从需要并入冗余存储器位（217）的第一目标存储单元的扫描数据之间不需要额外的虚拟字节。对应于常规存储器位置的范围的一组最重要的冗余存储器位可以在接收到最高位地址位的特定集合之后被推测地读取。在接收到完整的地址之后，对于替代冗余存储器位的任何要求是已知的。如果不需要替换，则读取常规存储器内容（215）。对存储位置换的任何要求都可能需要更换整个位置。读取第一个位置后，会继续进行常规的读取操作。以这种方式，在接收到读取指令之后，可以使用完整和正确的存储器位置数据，而不需要额外的延迟来包括任何所需的冗余存储器位。

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