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1. 发明申请

WO2012052800A8 TWO STAGE CHECKSUMMED RAID STORAGE MODEL 审中-公开
标题翻译：两级检查RAID存储模式
公开(公告)号：WO2012052800A8
公开(公告)日：2013-06-20
申请号：PCT/IB2010003263
申请日：2010-10-21
申请人： ORACLE INT CORP , BOURBONNAIS ROCH , SANOUILLET BLAISE
发明人： BOURBONNAIS ROCH , SANOUILLET BLAISE
IPC分类号： G06F11/10
CPC分类号： G06F3/0689 , G06F11/1076 , G06F2211/109
摘要： A method for writing a logical data block to storage. The method includes receiving a request to write a logical data block to a storage pool, allocating a number of physical log blocks in a RAID log and a parity block for the logical data block, and writing the logical data block and the parity block to the physical log blocks. The number of the physical log blocks are less than a number of disks storing the RAID log. The method further includes allocating space in a physical slab block in a RAID slab for the logical data block, copying data including the logical data block to the space in the physical slab block, and updating, in the RAID slab, a checksum corresponding to the physical slab block and a parity block that includes the data stripe having the physical slab block based on the data copied.
摘要翻译：一种将逻辑数据块写入存储的方法。该方法包括接收向存储池写入逻辑数据块的请求，在RAID日志中分配多个物理日志块和用于逻辑数据块的奇偶校验块，以及将逻辑数据块和奇偶校验块写入到物理日志块。物理日志块的数量少于存储RAID日志的磁盘数。该方法还包括在逻辑数据块的RAID板中分配物理板块中的空间，将包括逻辑数据块的数据复制到物理板块中的空间，以及在RAID板中更新与物理板块和奇偶校验块，其包括基于所复制的数据的具有物理板块的数据条带。

2. 发明申请

WO2008152728A1 エラー訂正方法および演算器审中-公开
标题翻译：错误校正方法和计算单元
公开(公告)号：WO2008152728A1
公开(公告)日：2008-12-18
申请号：PCT/JP2007/062109
申请日：2007-06-15
申请人：富士通株式会社 , 大貫祥照 , 山下英男
发明人：大貫祥照 , 山下英男
IPC分类号： G06F12/16 , G11C29/42
CPC分类号： G06F11/1008 , G06F9/30105 , G06F9/30138 , G06F9/3865 , G06F11/1076 , G06F2211/109
摘要：　【課題】　本実施例に係るエラー訂正方法は、計算器の処理速度を落とすことなく、レジスタファイルのエラー訂正を行うことを目的とする。【解決手段】　本実施例に係るエラー訂正方法は、演算器に設けられたレジスタがデータ及びチェックデータを保持し、該データに発生するエラーを訂正するエラー訂正方法において、該演算器が該チェックデータを用いて該データのエラーを検出する検出ステップと、該演算器が該チェックデータと異なる訂正データを用いて、該データにおいて検出したエラーを訂正する訂正ステップとを有することを特徴とする。
摘要翻译： [问题]纠正寄存器文件的错误，而不会在错误校正方法中降低计算机的处理速度。用于解决问题的方法安装在计算单元中的寄存器保存数据和检查数据，其中通过纠错方法校正数据中发生的错误。该方法具有检测步骤，用于允许计算元件通过使用检查数据来检测数据的错误;以及校正步骤，用于允许计算元件通过使用与检查数据不同的校正数据来校正数据中检测到的错误。

3. 发明申请

WO2006130391A2 A MULTI-LEVEL FORMAT FOR INFORMATION STORAGE 审中-公开
标题翻译：信息存储的多级格式
公开(公告)号：WO2006130391A2
公开(公告)日：2006-12-07
申请号：PCT/US2006019906
申请日：2006-05-24
申请人： INPHASE TECH INC , EARHART TOD R , AYRES MARK , LOECHEL WIL , HILL ADRIAN , PHARRIS KENTON , WILSON WILLIAM L , CURTIS KEVIN
发明人： EARHART TOD R , AYRES MARK , LOECHEL WIL , HILL ADRIAN , PHARRIS KENTON , WILSON WILLIAM L , CURTIS KEVIN
CPC分类号： G11B27/329 , G06F11/1008 , G06F11/1076 , G06F2211/109 , G11B7/0065 , G11B7/00781 , G11B20/1217 , G11B20/1833 , G11B20/1879 , G11B2220/2504 , G11C13/042
摘要： The present invention provides systems and methods for logically organizing data for storage and recovery on a data storage medium using a multi-level format. The present invention also provides systems and methods for protecting data stored on data storage medium so that the data may be recovered without errors.
摘要翻译：本发明提供用于使用多级格式在数据存储介质上逻辑地组织用于存储和恢复的数据的系统和方法。本发明还提供用于保护存储在数据存储介质上的数据的系统和方法，使得数据可以没有错误地被恢复。

4. 发明申请

WO2005029469A2 CIRCUIT, SYSTEM AND METHOD FOR ENCODING DATA TO BE STORED ON A NON-VOLATILE MEMORY ARRAY 审中-公开
标题翻译：用于编码存储在非易失性存储器阵列上的数据的电路，系统和方法
公开(公告)号：WO2005029469A2
公开(公告)日：2005-03-31
申请号：PCT/IL2004000783
申请日：2004-08-30
申请人： INFINEON TECHNOLOGIES FLASH , RAZ MEIRAV , COHEN ZEEV , MARCU ALON
发明人： RAZ MEIRAV , COHEN ZEEV , MARCU ALON
IPC分类号： G06F12/16 , G11B20060101 , G11B
CPC分类号： G06F11/1008 , G06F2211/109
摘要： The present invention is a method, circuit and system for storing bits on a Non-Volatile Memory ("NVM") array comprising. According to some embodiments of the present invention, a bit scrambling block may rearrange the received block of bits according to a spreading pattern. An error correction code block may generate an error correction code ("ECC") based on either the original block of bits or based on the rearranged block of bits, and a data storing circuit may store in the NVM array the ECC and the block of bits from which the ECC was not derived.
摘要翻译：本发明是一种在非易失性存储器（“NVM”）阵列上存储位的方法，电路和系统，包括：根据本发明的一些实施例，比特加扰块可以根据扩展模式重新排列接收的比特块。错误校正码块可以基于原始比特块或基于重新排列的比特块生成纠错码（“ECC”），并且数据存储电路可以在NVM阵列中存储ECC和块不从其导出ECC的位。

5. 发明申请

WO2015152922A1 MEMORY DEVICE WITH SPECULATED BIT FLIP THRESHOLD 审中-公开
标题翻译：具有定位位移片的存储器件
公开(公告)号：WO2015152922A1
公开(公告)日：2015-10-08
申请号：PCT/US2014/032818
申请日：2014-04-03
申请人： EMPIRE TECHNOLOGY DEVELOPMENT LLC
发明人： ZHANG, Tong
IPC分类号： G06F11/10
CPC分类号： G06F11/1096 , G06F11/1012 , G06F2211/109 , G11C29/50004 , G11C2029/5004 , H03M13/1108 , H03M13/1177
摘要： Technologies are described for systems, devices and methods effective to decode data read from a memory. Coded data may be stored in a buffer. A parity check syndrome vector may be calculated by a bit flip module, based on the coded data and based on a parity matrix. The parity check syndrome vector may include unsatisfied bits. The parity check syndrome vector may be stored in the buffer. The bit flip module may calculate a speculated bit flip threshold based on a feature of the parity matrix. The bit flip module may determine, based on the parity check syndrome vector, a number of unsatisfied parity checks participated in by a particular bit of the coded data. The bit flip module may flip the particular bit in response to the number of unsatisfied parity checks for the particular bit being greater than or equal to the speculated bit flip threshold.
摘要翻译：描述了有效解码从存储器读取的数据的系统，设备和方法的技术。编码数据可以存储在缓冲器中。可以通过位翻转模块，基于编码数据并基于奇偶矩阵来计算奇偶校验校验子矢量。奇偶校验矩阵向量可以包括不满足的比特。奇偶校验校验子载体可以存储在缓冲器中。位翻转模块可以基于奇偶校验矩阵的特征来计算推定的位翻转阈值。位翻转模块可以基于奇偶校验校验子矢量确定由编码数据的特定比特参与的多个不满足的奇偶校验。响应于特定位的不满足奇偶校验的数量大于或等于推定的位翻转阈值，位翻转模块可以翻转特定位。

6. 发明申请

WO2015009331A1 MEMORY DEVICE WITH PAGE EMULATION MODE 审中-公开
标题翻译：具有页面模拟模式的存储器件
公开(公告)号：WO2015009331A1
公开(公告)日：2015-01-22
申请号：PCT/US2014/011634
申请日：2014-01-15
申请人： ALAM, Syed M. , ANDRE, Thomas , EVERSPIN TECHNOLOGIES, INC.
发明人： ALAM, Syed M. , ANDRE, Thomas
IPC分类号： G06F12/00 , G06F12/10
CPC分类号： G06F11/1096 , G06F11/1064 , G06F12/0882 , G06F2211/109 , G06F2212/652 , G11C14/0036
摘要： In some examples, a memory device is configured to load multiple pages of an internal page size into a cache in response to receiving an activate command and to write multiple pages of the internal page size into a memory array in response to receiving a precharge command. In some implementations, the memory array is arranged to store multiple pages of the internal page size in a single physical row.
摘要翻译：在一些示例中，存储器设备被配置为响应于接收到激活命令而将内部页面大小的页面加载到高速缓存中，并且响应于接收到预充电命令而将内部页面大小的多页写入存储器阵列。在一些实现中，存储器阵列被布置成在单个物理行中存储内部页面大小的多个页面。

7. 发明申请

WO2010054410A2 APPARATUS, SYSTEM, AND METHOD FOR PREDICTING FAILURES IN SOLID-STATE STORAGE 审中-公开
标题翻译：用于预测固态存储器中的故障的装置，系统和方法
公开(公告)号：WO2010054410A2
公开(公告)日：2010-05-14
申请号：PCT/US2009063938
申请日：2009-11-10
申请人： FUSION MULTISYSTEMS INC DBA FU , FLYNN DAVID , THATCHER JONATHAN , SHOBER EDWARD
发明人： FLYNN DAVID , THATCHER JONATHAN , SHOBER EDWARD
IPC分类号： G06F11/10 , G06F12/16
CPC分类号： G06F11/141 , G06F11/1008 , G06F11/108 , G06F2211/109 , G11C16/04 , G11C16/3418 , G11C16/3422 , G11C16/349 , G11C29/42 , G11C29/82 , G11C29/832 , G11C29/88 , G11C2029/0411 , G11C2029/1208
摘要： An apparatus, system, and method are disclosed for predicting failures in solid-state storage and include a determination module (302), a threshold module (304), a storage region error module (306), and a retirement module (308). The determination module (302) determines that data stored in an ECC chunk contains Error Correcting Code ("ECC") correctable errors and further determines a bit error count for the ECC chunk. The ECC chunk originates from non-volatile solid-state storage media (110). The threshold module (304) determines that the bit error count satisfies an ECC chunk error threshold. The storage region error module (306) determines that a storage region that contained contains at least a portion of the ECC chunk satisfies a region retirement criteria. The retirement module (310) retires the storage region that contains at least a portion of the ECC chunk where the storage region satisfies the region retirement criteria.
摘要翻译：公开了一种用于预测固态存储器中的故障的设备，系统和方法，并且包括确定模块（302），阈值模块（304），存储区域错误模块（306）和引退模块（308）。确定模块（302）确定存储在ECC块中的数据包含纠错码（“ECC”）可校正错误，并进一步确定ECC块的位错误计数。 ECC块源自非易失性固态存储介质（110）。阈值模块（304）确定比特错误计数满足ECC块错误阈值。存储区域错误模块（306）确定所包含的存储区域包含ECC组块的至少一部分满足区域引退标准。退休模块（310）退还包含存储区域满足区域退役标准的ECC组块的至少一部分的存储区域。

8. 发明申请

WO2002095758A1 DYNAMICALLY CONFIGURATED STORAGE ARRAY WITH IMPROVED DATA ACCESS 审中-公开
标题翻译：具有改进的数据访问的动态配置存储阵列
公开(公告)号：WO2002095758A1
公开(公告)日：2002-11-28
申请号：PCT/US2002/015749
申请日：2002-05-17
申请人： TACHYON SEMICONDUCTOR CORPORATION
发明人： PATTI, Robert
IPC分类号： G11C7/00
CPC分类号： G06F11/1008 , G06F2211/109 , G11C11/401 , G11C29/42 , G11C29/4401 , G11C29/70 , G11C29/76 , G11C29/846 , G11C2029/0407
摘要： A reconfigurable memory[10, 50, 101, 102, 300] having M bit lines[12] and a plurality of row lines[13], where M>l. The memory includes an array of memory storage cells[15], each memory storage cell[15] storing a data value. The data value is read from or into the storage cells[15] by coupling that data value to one of the bit lines[12] in response to a row control signal on one of the row lines. A row select circuit generates[43] the row control signal on one of the row lines in response to a row address being coupled to the row select circuit[43]. The row select circuit[43] includes a memory for storing a mapping of the row addresses to the row lines that determines which of the row lines is selected for each possible value of the row address. The memory includes a plurality of sense amplifiers[21], one such sense amplifier being connected to each of the bit lines[13] for measuring a signal value on that bit line. A controller[40, 105, 205, 305] that is part of the memory tests the memory storage cells both at power up and run time to detect defective memory storage cells. The controller[40, 105, 205, 305] uses an error correcting code scheme to detect errors during the actual operation of the memory. The memory includes sufficient spare rows and columns to allow the controller to substitute spares for rows or columns having defective memory storage cells.
摘要翻译：具有M个位线[12]和多个行线[13]的可重构存储器[10,50,101,102,300]，其中M> 1。存储器包括存储存储单元阵列[15]，存储数据值的每个存储器存储单元[15]。响应于行行之一上的行控制信号，将数据值从存储单元[15]读取或写入数据值[15]。响应于行地址耦合到行选择电路[43]，行选择电路在行行之一上生成行控制信号。行选择电路[43]包括用于存储行地址到行行的映射的存储器，其确定为行地址的每个可能值选择行行。存储器包括多个读出放大器[21]，一个这样的读出放大器连接到每个位线[13]，用于测量该位线上的信号值。作为存储器的一部分的控制器[40,105,205,305]在上电和运行时间测试存储器存储单元以检测有缺陷的存储器存储单元。控制器[40,105,205,305]使用纠错码方案在存储器的实际操作期间检测错误。存储器包括足够的备用行和列，以允许控制器将具有缺陷存储器存储单元的行或列替换为备用。

9. 发明申请

WO1996041249A2 INTELLIGENT DISK-CACHE MEMORY 审中-公开
标题翻译：智能盘存储器
公开(公告)号：WO1996041249A2
公开(公告)日：1996-12-19
申请号：PCT/US1996006520
申请日：1996-05-20
申请人： TRICORD SYSTEMS, INC.
发明人： TRICORD SYSTEMS, INC. , ASZMANN, Lawrence, E. , GUIDER, John, P.
IPC分类号： G06F00/00
CPC分类号： G11C29/74 , G06F11/1076 , G06F11/2015 , G06F12/0804 , G06F12/0866 , G06F2211/1009 , G06F2211/109
摘要： Method and apparatus for intelligently caching data in an intelligent disk subsystem connected to a main computer having a main memory. The disk subsystem includes a disk-cache memory having a first and a second memory bank. A first copy and a second copy of data are held in the first and second memory banks, respectively, wherein the first memory bank is coupled to a first battery and the second memory bank is coupled to a second battery. A detected failure occurring in either memory bank or either battery causes either the first copy or the second copy of data to be read, based on where a detected failure occurred. In one embodiment, successive read operations are routed to alternating memory banks. In one embodiment, read operations going to disk devices and returning data to the disk-cache memory are given a higher priority than write operations. In one embodiment, only write operation data are cached in the cache memory, but either read or write operations are completed using the data held in the cache memory.
摘要翻译：连接到具有主存储器的主计算机的智能磁盘子系统中智能缓存数据的方法和装置。磁盘子系统包括具有第一和第二存储体的磁盘高速缓冲存储器。数据的第一副本和第二副本分别保存在第一和第二存储体中，其中第一存储体耦合到第一电池，第二存储体耦合到第二电池。根据检测到的故障发生的位置，在存储体或任一电池中发现的检测到的故障导致要读取数据的第一副本或第二副本。在一个实施例中，连续的读取操作被路由到交替的存储体。在一个实施例中，到磁盘设备的读取操作和将数据返回到磁盘高速缓冲存储器的读取操作被给予比写入操作更高的优先级。在一个实施例中，只有写入操作数据被缓存在高速缓冲存储器中，而是使用保存在高速缓冲存储器中的数据来完成读取或写入操作。

10. 发明申请

WO2016058289A1 一种能修复多个节点失效的MDS纠删码审中-公开
公开(公告)号：WO2016058289A1
公开(公告)日：2016-04-21
申请号：PCT/CN2015/071114
申请日：2015-01-20
申请人：北京大学深圳研究生院 , 深圳赛思鹏科技发展有限公司
发明人：李挥 , 侯韩旭 , 沈颖祺 , 黄志浩
IPC分类号： G06F11/10
CPC分类号： G06F11/1088 , G06F11/1096 , G06F2211/109
摘要：一种能修复多个节点失效的MDS纠删码，为C(k,r,p)码,其通过构建一个(p-1)*(k+r)的矩阵来存储原始信息数据块和校验数据块，其中p为质数，p比k和r都大，k可取2到p之间的任意整数，r小于等于5；C(k,r,p)码的加法运算和减法运算均通过异或运算代替；将原始数据块分成k列原始信息数据块，每列包含p-1个bit，k列原始信息数据块生成r列线性独立的校验数据块，变动后的原始信息数据块和校验数据块是线性独立。该方法的有益效果是：大大提升系统的容错能力；同时计算复杂度很低、计算开销很小，很大程度上降低了系统计算时延，节省时间和资源，能减少成本的消耗，适合实际的存储系统。

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