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1. 发明申请

WO2013146039A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2013146039A1
公开(公告)日：2013-10-03
申请号：PCT/JP2013/055133
申请日：2013-02-27
申请人：シャープ株式会社
发明人：山内　祥光
IPC分类号： G11C11/405 , H01L21/8242 , H01L27/108 , H01L29/786
CPC分类号： G11C5/02 , G11C11/24 , G11C11/40 , G11C11/405 , G11C14/0009 , H01L27/115 , H01L27/1156 , H01L27/1225
摘要：　酸化物半導体絶縁ゲート型ＦＥＴのソースと容量素子の一端が接続して記憶ノードが構成されるメモリセルに対してメモリセル単位で情報の書き込みが可能な半導体記憶装置を提供する。第１トランジスタ素子Ｔ１のソースと容量素子Ｃｍの一端が接続して記憶ノードＮｍを構成し、第１トランジスタ素子Ｔ１のドレインと第２トランジスタ素子Ｔ２のソースが接続し、第２トランジスタ素子Ｔ２のドレインがデータ入力端子Ｄｉｎを構成し、第１トランジスタ素子Ｔ１のゲートと容量素子Ｃｍの他端が接続してなる第１制御端子ＣＧが行方向に延伸するワード線ＷＬと接続し、第２トランジスタ素子Ｔ２ゲートからなる第２制御端子ＳＧが列方向に延伸する書き込み制御線ＣＬと接続し、記憶ノードＮｍが第３トランジスタ素子Ｔ３のゲートと接続し、記憶ノードＮｍの電圧レベルに応じて第３トランジスタ素子Ｔ３のドレイン・ソース間に流れる電流を制御する。
摘要翻译：提供一种半导体存储装置，通过该半导体存储装置，可以将存储单元单元的信息写入存储单元，其中存储单元配置有氧化物半导体绝缘体栅极FET源和连接的电容器元件的端子。存储节点（Nm）被配置为连接第一晶体管元件（T1）的源极和电容器元件（Cm）的一个端子。第一晶体管元件（T1）的漏极和第二晶体管元件（T2）的源极连接。第二晶体管元件（T2）的漏极配置数据输入端子（Din）。由连接到电容器元件（Cm）的另一个端子的第一晶体管元件（T1）的栅极形成的第一控制端子（CG）连接到沿行方向延伸的字线（WL）。由第二晶体管端子（T2）的栅极形成的第二控制端子（SG）连接到沿列方向延伸的写入控制线（CL）。存储节点（Nm）与第三晶体管元件（T3）的栅极连接，并且根据存储节点的电压电平控制流过第三晶体管元件（T3）的漏极和源极之间的电流（牛顿·米）。

2. 发明申请

WO2017146821A1 SUPPORTING MULTIPLE MEMORY TYPES IN A MEMORY SLOT 审中-公开
标题翻译：在存储槽中支持多种存储类型
公开(公告)号：WO2017146821A1
公开(公告)日：2017-08-31
申请号：PCT/US2017/012216
申请日：2017-01-04
申请人： INTEL CORPORATION
发明人： HAN, Woojong , ARAFA, Mohamed , MORRIS, Brian S. , PRAKASH, Mani , PICKETT, James K. , GROOMS, John K. , QUERBACH, Bruce , PAYTON, Edward L. , WANG, Dong
IPC分类号： G11C5/04 , G06F13/16
CPC分类号： G11C14/0009 , G11C5/02 , G11C5/025 , G11C5/141 , G11C11/005
摘要： Methods and apparatus related to supporting both DDR (Double Data Rate) and NVM (Non-Volatile Memory) DIMM (Dual Inline Memory Module) on the same memory slot are described. In one embodiment, a DIMM comprises volatile memory and non-volatile memory, and data is communicated with the volatile memory and the non-volatile memory via a single memory slot. Other embodiments are also disclosed and claimed.
摘要翻译：描述了与在同一存储器插槽中支持DDR（双倍数据速率）和NVM（非易失性存储器）DIMM（双列直插式存储器模块）相关的方法和设备。在一个实施例中，DIMM包括易失性存储器和非易失性存储器，并且数据经由单个存储器槽与易失性存储器和非易失性存储器通信。其他实施例也被公开和要求保护。

3. 发明申请

WO2017123327A1 TECHNIQUES TO ACCESS OR OPERATE A DUAL IN-LINE MEMORY MODULE VIA MULTIPLE DATA CHANNELS 审中-公开
标题翻译：通过多个数据通道访问或操作双列内存模块的技术
公开(公告)号：WO2017123327A1
公开(公告)日：2017-07-20
申请号：PCT/US2016/063106
申请日：2016-11-21
申请人： INTEL CORPORATION
发明人： COX, Christopher E. , BAINS, Kuljit S. , VERGIS, George , NALE, Bill , MCCALL, James A. , ZHAO, Chong J. , SAH, Suneeta , VOGT, Pete D. , GOLES, John R.
IPC分类号： G06F13/16
CPC分类号： G06F13/1673 , G06F13/4068 , G11C5/04 , G11C7/10 , G11C7/1045 , G11C11/4096 , G11C14/0009
摘要： Examples include techniques to access or operate a dual in-line memory module (DIMM) via one or multiple data channels. In some examples, memory devices at or on the DIMM may be accessed via one or more data channels. The one or more data channels arranged such that the DIMM is configured to operate in a dual channel mode that includes two data channels or to operate in a single channel mode that includes a single data channel.
摘要翻译：示例包括通过一个或多个数据通道访问或操作双列直插式内存模块（DIMM）的技术。在一些示例中，DIMM处或其上的存储器设备可以经由一个或多个数据通道来访问。所述一个或多个数据通道被布置成使得DIMM被配置为以包括两个数据通道的双通道模式操作或者以包括单个数据通道的单通道模式操作。

4. 发明申请

WO2017083751A1 SERIAL DEVICE EMULATOR USING TWO MEMORY LEVELS WITH DYNAMIC AND CONFIGURABLE RESPONSE 审中-公开
标题翻译：采用动态可配置响应的两个存储器电平的串行器件仿真器
公开(公告)号：WO2017083751A1
公开(公告)日：2017-05-18
申请号：PCT/US2016/061669
申请日：2016-11-11
申请人： TOTAL PHASE, INC. , HOLDEN, Thomas, P. , KUMARAN, Santhanam
发明人： HOLDEN, Thomas, P. , KUMARAN, Santhanam
IPC分类号： G06F13/00
CPC分类号： G06F9/455 , G06F9/4411 , G11C11/005 , G11C14/0009 , G11C14/0054
摘要： A digital logic device is disclosed that includes registers, SRAM, DRAM, and a processor configured to store in the registers an initial portion of a first response data to a command, and store in the SRAM the first response data. The processor is further configured to store in a lookup table the memory location and size of the first response data in the SRAM, store in the DRAM additional response data, and store in the lookup table the memory location and size of the additional response data in the DRAM. The processor is configured to receive the command from a host device, retrieve the first response data from the registers or the SRAM, and send the first response data to the host. If the command includes additional response data, the processor is configured to concurrently retrieve the additional response data from DRAM and send the additional response data to the host.
摘要翻译：公开了一种数字逻辑器件，其包括寄存器，SRAM，DRAM和处理器，该处理器被配置成将第一响应数据的初始部分存储在寄存器中以将命令存储在SRAM中，响应数据。处理器进一步被配置为在SRAM中将第一响应数据的存储器位置和大小存储在查找表中，将附加响应数据存储在DRAM附加响应数据中，并将附加响应数据的存储器位置和大小存储在查找表中 DRAM。处理器被配置为从主机设备接收命令，从寄存器或SRAM检索第一响应数据，并将第一响应数据发送到主机。如果该命令包括额外的响应数据，则该处理器被配置成同时从DRAM检索额外的响应数据并将该额外的响应数据发送给主机。

5. 发明申请

WO2015171101A1 ELECTRONIC DEVICE 审中-公开
标题翻译：电子设备
公开(公告)号：WO2015171101A1
公开(公告)日：2015-11-12
申请号：PCT/US2014/036721
申请日：2014-05-05
申请人： EMPIRE TECHNOLOGY DEVELOPMENT LLC
发明人： OH, Hyun Oh , KWAK, Jin Sam , SON, Ju Hyung
IPC分类号： H01L27/04
CPC分类号： G06F1/3287 , G06F1/3275 , G11C5/141 , G11C11/4074 , G11C14/00 , G11C14/0009 , G11C2207/2227 , H02J7/0068 , H02J7/345
摘要： Technologies are generally described for selectively charging a capacitor coupled to a memory. Example electronic devices described herein may include a memory; a capacitor coupled to the memory; a power supply configured to supply power at least to the capacitor; a switch coupled between the power supply and the capacitor; and a switch controller coupled to the switch and configured to: determine whether the electronic device is in a safety mode or in a normal mode, and control an operation of the switch, based on the determination. So, the supply of the power from the power supply to the capacitor is selectively controlled.
摘要翻译：通常描述技术来选择性地对连接到存储器的电容器进行充电。本文描述的示例性电子设备可以包括存储器; 耦合到存储器的电容器; 电源，被配置为至少向电容器供电; 耦合在电源和电容器之间的开关; 以及耦合到所述开关并被配置为：确定所述电子设备是处于安全模式还是处于正常模式的开关控制器，并且基于所述确定来控制所述开关的操作。因此，选择性地控制从电源向电容器供电的功能。

6. 发明申请

WO2018004830A1 MEMORY CONTROLLER-CONTROLLED REFRESH ABORT 审中-公开
标题翻译：内存控制器控制的刷新中止
公开(公告)号：WO2018004830A1
公开(公告)日：2018-01-04
申请号：PCT/US2017/031620
申请日：2017-05-08
申请人： INTEL CORPORATION
发明人： QUERBACH, Bruce , BAINS, Kuljit , HALBERT, John
IPC分类号： G11C11/406 , G11C7/10 , G06F3/06
CPC分类号： G11C11/40618 , G06F3/0604 , G06F3/0632 , G06F3/0659 , G06F3/0679 , G11C11/40603 , G11C11/40611 , G11C11/40622 , G11C14/0009
摘要： A memory subsystem enables a refresh abort command. A memory controller can issue an abort for an in-process refresh command sent to a memory device. The refresh abort enables the memory controller to more precisely control the timing of operations executed by memory devices in the case where a refresh command causes refresh of multiple rows of memory. The memory controller can issue a refresh command during active operation of the memory device, which is active operation refresh as opposed to self-refresh when the memory device controls refreshing. The memory controller can then issue a refresh abort during the refresh, and prior to completion of the refresh. The memory controller thus has deterministic control over both the start of refresh as well as when the memory device can be made available for access.
摘要翻译：内存子系统启用刷新中止命令。内存控制器可以发送中断以发送到内存设备的进程内刷新命令。刷新中止使得存储器控制器能够在刷新命令引起多行存储器刷新的情况下更精确地控制由存储器设备执行的操作的定时。存储器控制器可以在存储器器件的有效操作期间发出刷新命令，这是当存储器器件控制刷新时的主动操作刷新，而不是自刷新。内存控制器可以在刷新期间以及刷新完成之前发出刷新中止。因此，存储器控制器对刷新开始以及存储器设备可用于访问时具有确定性控制。

7. 发明申请

WO2015171811A3 SRAM MEMORY CELLS WITH 1 TO 10 BITS OF SINGLE ENDED, POTENTIAL LINE COMBINATION, NONVOLATILE DATA 审中-公开
标题翻译：具有1到10个单端的SRAM存储器单元，可能线组合，非易失性数据
公开(公告)号：WO2015171811A3
公开(公告)日：2015-12-30
申请号：PCT/US2015029530
申请日：2015-05-06
申请人： FONG JOHN YIT
发明人： FONG JOHN YIT
IPC分类号： G11C11/40
CPC分类号： G11C14/0009 , G11C11/404 , G11C11/4076 , G11C11/4091 , H01L27/10814
摘要： A memory device for storing 1 to 10 bits of single ended, potential line combination, nonvolatile data including a bit lines (BL), word lines (WL) memory array essentially of complementary, field effect transistor (FET) latch SRAM cells; wherein the latch transistor has positive or negative supply contact such that the SRAM cell has at least N = 1 unshared, separate and interlocked latch transistor positive or negative supply contact with any of the next neighbor SRAM cells.
摘要翻译：用于存储1到10位单端，电位线组合的存储器件，包括基本上互补的场效应晶体管（FET）锁存器SRAM单元的位线（BL），字线（WL）存储器阵列的非易失性数据; 其中所述锁存晶体管具有正或负电源触点，使得所述SRAM单元至少具有N = 1个未共享的，分离的和互锁的锁存晶体管正或负电源触点与任何下一相邻SRAM单元。

8. 发明申请

WO2015021316A1 SYSTEM AND METHOD FOR MEMORY CHANNEL INTERLEAVING WITH SELECTIVE POWER OR PERFORMANCE OPTIMIZATION 审中-公开
标题翻译：用于存储通道交换的系统和方法，具有选择性或性能优化
公开(公告)号：WO2015021316A1
公开(公告)日：2015-02-12
申请号：PCT/US2014/050208
申请日：2014-08-07
申请人： QUALCOMM INCORPORATED
发明人： CHUN, Dexter , LI, Yanru , TU, Alex , LO, Haw-jing
IPC分类号： G06F1/32 , G06F12/06
CPC分类号： G06F1/3275 , G06F12/0607 , G06F2212/1028 , G11C14/0009 , Y02D10/13 , Y02D10/14
摘要： Systems and methods are disclosed for providing memory channel interleaving with selective power or performance optimization. One such method involves configuring a memory address map for two or more memory devices accessed via two or more respective memory channels with an interleaved region and a linear region. The interleaved region comprises an interleaved address space for relatively higher performance use cases. The linear region comprises a linear address space for relatively lower power use cases. Memory requests are received from one or more clients. The memory requests comprise a preference for power savings or performance. Received memory requests are assigned to the linear region or the interleaved region according to the preference for power savings or performance.
摘要翻译：公开了用于提供具有选择性功率或性能优化的存储器通道交织的系统和方法。一种这样的方法涉及为经由具有交织区域和线性区域的两个或多个相应存储器通道访问的两个或多个存储器件配置存储器地址映射。交织区域包括用于相对较高性能使用情况的交织地址空间。线性区域包括用于相对较低功率使用情况的线性地址空间。从一个或多个客户端收到内存请求。存储器请求包括对节能或性能的偏好。根据对功率节省或性能的偏好，接收的存储器请求被分配给线性区域或交织区域。

9. 发明申请

WO2014209891A1 HYBRID MEMORY DEVICE 审中-公开
标题翻译：混合存储器件
公开(公告)号：WO2014209891A1
公开(公告)日：2014-12-31
申请号：PCT/US2014/043678
申请日：2014-06-23
申请人： INTEL CORPORATION , RAMANUJAN, Raj K.
发明人： RAMANUJAN, Raj K.
IPC分类号： G11C7/10 , G11C7/22
CPC分类号： G11C14/0009 , G06F12/00 , G06F12/0246 , G06F12/0804 , G06F12/0851 , G06F12/0868 , G06F2212/311 , G06F2212/7203 , Y02D10/13
摘要： Memory devices, controllers, and electronic devices comprising memory devices are described. In one embodiment, a memory device comprises a volatile memory, a nonvolatile memory, and a controller comprising a memory buffer, and logic to transfer data between the nonvolatile memory and the volatile memory via the memory buffer in response to requests from an application, wherein data in the memory buffer is accessible to the application. Other embodiments are also disclosed and claimed.
摘要翻译：描述了包括存储器件的存储器件，控制器和电子器件。在一个实施例中，存储器设备包括易失性存储器，非易失性存储器和包括存储器缓冲器的控制器，以及响应于来自应用的请求经由存储器缓冲器在非易失性存储器和易失性存储器之间传送数据的逻辑，其中应用程序可访问内存缓冲区中的数据。还公开并要求保护其他实施例。

10. 发明申请

WO2017113247A1 降低内存功耗的方法及计算机设备审中-公开
公开(公告)号：WO2017113247A1
公开(公告)日：2017-07-06
申请号：PCT/CN2015/099989
申请日：2015-12-30
申请人：华为技术有限公司
发明人：李志兵 , 易永江
IPC分类号： G06F1/32
CPC分类号： G06F3/0625 , G06F1/30 , G06F1/305 , G06F1/3225 , G06F1/3275 , G06F3/0655 , G06F3/0679 , G06F9/4411 , G11C5/141 , G11C14/0009 , Y02D10/13 , Y02D10/14
摘要：一种降低内存功耗的方法及计算机设备，可以有效的降低备电过程中内存的功耗。所述内存包括至少两个通道，每个通道包括至少两个存储单元。在内存中设置脏数据存储区（S301），所述脏数据存储区包括每个通道中的至少一个存储单元。操作请求所操作的数据是否为脏数据（S302），是，存储至脏数据存储区（S303），否，存储至普通数据存储区。计算机设备掉电，开启备电电源（S305），脏数据存储区处于正常工作状态，使所述普通数据存储区处于自刷新状态（S306）将脏数据写入非易失存储区（S307）。

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