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1. 发明申请

WO2018125602A1 SELECTIVE PERFORMANCE LEVEL MODES OF OPERATION IN A NON-VOLATILE MEMORY 审中-公开
公开(公告)号：WO2018125602A1
公开(公告)日：2018-07-05
申请号：PCT/US2017/066546
申请日：2017-12-14
申请人： INTEL CORPORATION
发明人： CONNOR, Christopher F. , QUERBACH, Bruce , BELGAL, Hanmant P.
IPC分类号： G11C16/26 , G11C16/10 , G06F12/02
CPC分类号： G11C13/004 , G06F3/0611 , G06F3/0634 , G06F3/0679 , G11C13/0004 , G11C13/0033 , G11C13/0038 , G11C16/26 , G11C16/3418 , G11C2013/0052
摘要： In one embodiment, a non-volatile memory is controlled in a selectable read mode in response to commands from a processor. Selectable read modes may include a default read memory mode, for example, and a performance read memory mode having a shorter read pulse and a reduced read latency than the default read memory mode, for example. In one embodiment, the performance read memory mode may also have refresh operations at an increased frequency compared to that of the default read mode. Other aspects and advantages are described.

2. 发明申请

WO2017043111A1 SEMICONDUCTOR MEMORY DEVICE 审中-公开
标题翻译：半导体存储器件
公开(公告)号：WO2017043111A1
公开(公告)日：2017-03-16
申请号：PCT/JP2016/057482
申请日：2016-03-03
申请人： KABUSHIKI KAISHA TOSHIBA , SK HYNIX INC.
发明人： FUJITA, Katsuyuki , YIM, Hyuck Sang
IPC分类号： G11C11/15
CPC分类号： G11C11/1673 , G05F1/56 , G11C5/147 , G11C7/04 , G11C7/12 , G11C11/1697 , G11C11/4076 , G11C11/4094 , G11C13/0038 , G11C13/004 , G11C2013/0054 , G11C2207/002
摘要： According to one embodiment, a semiconductor memory device comprises a first bank and a second bank. Each of the first bank and the second bank comprises a memory cell having a variable resistor element, a reference cell, a sense amplifier having a first input terminal electrically coupled to the memory cell and a second input terminal electrically coupled to the reference cell, and a first transistor electrically coupling the memory cell and the first input terminal of the sense amplifier. A gate of the first transistor of the first bank and a gate of the first transistor of the second bank are independently supplied with a voltage.
摘要翻译：根据一个实施例，半导体存储器件包括第一存储体和第二存储体。第一组和第二组中的每一个包括具有可变电阻元件的存储单元，参考单元，具有电耦合到存储单元的第一输入端的读出放大器和电耦合到参考单元的第二输入端，以及第一晶体管电耦合存储单元和读出放大器的第一输入端。第一组的第一晶体管的栅极和第二组的第一晶体管的栅极独立地被提供电压。

3. 发明申请

WO2017042587A1 ASYMMETRIC CORRELATED ELECTRON SWITCH OPERATION 审中-公开
标题翻译：不对称相关电子开关操作
公开(公告)号：WO2017042587A1
公开(公告)日：2017-03-16
申请号：PCT/GB2016/052805
申请日：2016-09-09
申请人： ARM LTD
发明人： SHIFREN, Lucian , YERIC, Greg
IPC分类号： H01L45/00 , G11C13/00
CPC分类号： H01L49/003 , G11C7/20 , G11C13/0007 , G11C13/0038 , G11C13/0069 , G11C2013/0073 , G11C2213/15 , G11C2213/73 , H01L45/04 , H01L45/146 , H01L45/1641
摘要： The present techniques generally relate to correlated electron switches that are capable of asymmetric set or reset operations.
摘要翻译：本技术通常涉及能够进行不对称设置或复位操作的相关电子开关。

4. 发明申请

WO2017009982A1 電子回路基板および情報処理装置审中-公开
标题翻译：电子电路板和信息处理设备
公开(公告)号：WO2017009982A1
公开(公告)日：2017-01-19
申请号：PCT/JP2015/070288
申请日：2015-07-15
申请人：株式会社東芝
发明人：金井　達徳 , 木村　哲郎 , 城田　祐介 , 樽家　昌也
IPC分类号： G06F11/20 , G06F1/26 , G06F15/78
CPC分类号： G06F11/2015 , G06F1/263 , G06F1/30 , G06F11/20 , G06F11/2025 , G06F15/78 , G06F2201/85 , G11C7/04 , G11C11/005 , G11C11/1673 , G11C11/1675 , G11C11/1697 , G11C13/0038 , G11C13/004 , G11C13/0069 , G11C14/0036 , G11C14/0045 , G11C14/0081 , G11C14/009 , G11C16/30 , H05K1/181 , H05K2201/10053 , H05K2201/10159
摘要：サーバなどのコンピュータを冗長構成にして高信頼化する場合に、高速にデータを永続化することが可能な構成を実現する。実施形態の電子回路基板は、不揮発メモリと読み出し部と切替部と通信部とを備える。読み出し部は、不揮発メモリに記憶されたデータを読み出す。切替部は、第１電源から電力が供給されているときは、不揮発メモリに対するデータの読み書きを行うホスト装置と不揮発メモリとが接続される第１の状態に切り替え、第２電源から電力が供給されているときは、ホスト装置と不揮発メモリとが接続されず、かつ、読み出し部と不揮発メモリとが接続される第２の状態に切り替える。通信部は、第２電源から電力が供給されているときに、読み出し部が不揮発メモリから読み出したデータを外部装置へ送信する。
摘要翻译：本发明实现了当诸如服务器的计算机冗余地配置以提供高可靠性时，可以快速使数据持久的配置。实施例的电子电路板设置有非易失性存储器，读取部分，切换部分和通信部分。读取部分读取存储在非易失性存储器中的数据。当从第一电源供电时，切换部切换到第一状态，其中向非易失性存储器读取数据并将数据写入非易失性存储器的主机装置连接到非易失性存储器，并且当供电时从第二电源切换部切换到不连接主机装置和非易失性存储器的第二状态，读取部和非易失性存储器连接。当从第二电源供电时，通信部分将读取部分从非易失性存储器读取的数据发送到外部设备。

5. 发明申请

WO2016036441A2 BUS CIRCUITS FOR MEMORY DEVICES 审中-公开
标题翻译：存储器件总线电路
公开(公告)号：WO2016036441A2
公开(公告)日：2016-03-10
申请号：PCT/US2015/040791
申请日：2015-07-16
申请人： INTEL CORPORATION
发明人： IRIZARRY, Nicolas L. , SRINIVASAN, Balaji
CPC分类号： G11C5/147 , G11C13/0004 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C13/0038 , G11C16/30
摘要： Embodiments of bus circuits and related techniques are disclosed herein. In some embodiments, a bus circuit may include: a source follower arrangement, including a first transistor and a second transistor, coupled between a supply voltage and an access line of a memory cell, wherein the first transistor and the second transistor each have a gate terminal and wherein the access line is a bit line or a word line; a capacitor having a first terminal coupled to the gate terminal of the first transistor and having a second terminal coupled to a reference voltage; and a switch coupled between the first terminal of the capacitor and a voltage regulator. Other embodiments may be disclosed and/or claimed.
摘要翻译：本文公开了总线电路和相关技术的实施例。在一些实施例中，总线电路可以包括：源极跟随器装置，其包括耦合在存储器单元的电源电压和存取线之间的第一晶体管和第二晶体管，其中第一晶体管和第二晶体管各自具有栅极终端，并且其中所述存取线是位线或字线; 电容器，具有耦合到第一晶体管的栅极端子的第一端子和具有耦合到参考电压的第二端子; 以及耦合在电容器的第一端子和电压调节器之间的开关。其他实施例可以被公开和/或要求保护。

6. 发明申请

WO2014158536A1 PHASE CHANGE MEMORY MASK 审中-公开
标题翻译：相变记忆面膜
公开(公告)号：WO2014158536A1
公开(公告)日：2014-10-02
申请号：PCT/US2014/017938
申请日：2014-02-24
申请人： INTEL CORPORATION , CHU, Daniel J.
发明人： CHU, Daniel J.
IPC分类号： G11C13/02
CPC分类号： G11C13/0004 , G11C7/1009 , G11C13/0038 , G11C13/004 , G11C13/0069 , G11C13/0097 , G11C2013/0076 , G11C2207/2263
摘要： Technology for writing data to a phase change memory array is disclosed. In an example, a method may include identifying mask logic for masking cells in the phase change memory array and routing the mask logic to the cells. The method may further include routing input data to the cells. Set and reset pulses for the cells may be selectively prevented or inhibited based on the mask logic.
摘要翻译：公开了将数据写入相变存储器阵列的技术。在一个示例中，方法可以包括识别用于屏蔽相变存储器阵列中的单元并且将掩模逻辑路由到单元的掩模逻辑。该方法还可以包括将输入数据路由到小区。可以基于掩模逻辑选择性地防止或禁止针对单元的设置和复位脉冲。

7. 发明申请

WO2013145737A1 クロスポイント型不揮発性記憶装置とその駆動方法审中-公开
标题翻译：交叉点型非易失存储器件及其驱动方法
公开(公告)号：WO2013145737A1
公开(公告)日：2013-10-03
申请号：PCT/JP2013/002085
申请日：2013-03-27
申请人：パナソニック株式会社
发明人：島川　一彦 , 東　亮太郎 , 加藤　佳一 , 川原　昭文
IPC分类号： G11C13/00
CPC分类号： G11C13/004 , G11C13/0007 , G11C13/0038 , G11C13/0069 , G11C2013/0078 , G11C2013/0083 , G11C2213/15
摘要：　不揮発性記憶装置（１００）は、センスアンプ回路（７）及び書き込み回路（１５）を制御する制御回路（１８）を備え、制御回路（１８）は、ロード電流とフォーミングパルス電流または電圧との少なくともいずれかの大きさを、メモリセルアレイ（１）における選択されたメモリセル（２）以外のメモリセル（２）で抵抗変化素子が第２の抵抗状態にあるものの数及び場所に応じて変更する。
摘要翻译：非易失性存储装置（100）具有控制电路（18），该控制电路控制：读出放大器电路（7）; 和写入电路（15）。根据处于第二电阻状态的电阻变化元件的数量和位置，控制电路（18）使用存储单元阵列（1）中的选择存储单元（2）以外的存储单元（2）以改变以下至少一个的大小：负载电流; 并形成脉冲电流或电压。

8. 发明申请

WO2013099536A1 集積回路审中-公开
标题翻译：集成电路
公开(公告)号：WO2013099536A1
公开(公告)日：2013-07-04
申请号：PCT/JP2012/081423
申请日：2012-12-04
申请人：国立大学法人東北大学 , 遠藤哲郎 , 大澤隆 , 小池洋紀 , 羽生貴弘 , 大野英男
发明人：遠藤　哲郎 , 大澤　隆 , 小池　洋紀 , 羽生　貴弘
IPC分类号： G11C11/15 , G11C13/00 , H01L21/8246 , H01L27/105 , H01L29/82 , H01L43/08
CPC分类号： G11C13/0038 , G11C11/161 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C11/1693 , G11C13/0004 , G11C13/0007 , G11C13/0069 , G11C14/00 , G11C14/0081 , G11C15/046 , G11C19/02 , G11C29/50012 , H03K3/356139 , H03K3/59 , H03K19/18
摘要：従来のＳＴＴ－ＭＴＪ素子等を用いたラッチ回路を高速に動作させる場合に生じた、消費電力の増大ならびにスイッチング確率の低下がない集積回路を提供するもので、集積回路１は、書き込み信号が入力された後一定の期間τの経過後に書き換えが起こる記憶素子１Ｂと、回路を構築する基本素子で構成されるデータ保持機能を有する基本回路１Ａと、を備えていて、基本回路１Ａの情報処理中における第１の動作モードでの動作周波数ｆ 1 が、　τ＞λ 1 ／ｆ 1 （０＜λ 1 ≦１）　なる関係を満たすことを特徴とする。
摘要翻译：提供了当使用现有技术的自旋转移转矩磁隧道结（STT-MTJ）元件等的锁存电路以高速运行时，不会增加功耗或降低开关概率的集成电路。集成电路（1）的特征在于具有：写入信号输入经过一定时间（τ）之后进行重写的存储元件（1B）以及具有数据保持功能的基本电路（1A），所述基本电路（1A）由用于构建电路的基本元件构成。集成电路（1）的特征还在于，在信息处理中，基本电路（1A）的第一操作模式中的工作频率（f1）满足τ>λ1/ f1（0 <λ1≤1）的关系。

9. 发明申请

WO2013026044A1 APPARATUSES, DEVICES AND METHODS FOR SENSING A SNAPBACK EVENT IN A CIRCUIT 审中-公开
标题翻译：用于在电路中感测到反应事件的装置，装置和方法
公开(公告)号：WO2013026044A1
公开(公告)日：2013-02-21
申请号：PCT/US2012/051489
申请日：2012-08-17
申请人： MICRON TECHNOLOGY, INC.
发明人： HIRST, Jeremy , CASTRO, Hernan , TANG, Stephan
IPC分类号： G11C7/10 , G11C5/14
CPC分类号： G11C13/004 , G11C7/06 , G11C7/12 , G11C13/0004 , G11C13/0038 , G11C13/0059 , G11C13/0061 , G11C13/0069 , G11C2013/0083 , G11C2207/063
摘要： Example subject matter disclosed herein relates to apparatuses and/or devices, and/or various methods for use therein, in which an application of an electric potential to a circuit may be initiated and subsequently changed in response to a determination that a snapback event has occurred in a circuit. For example, a circuit may comprise a memory cell that may experience a snapback event as a result of an applied electric potential. In certain example implementations, a sense circuit may be provided which is responsive to a snapback event occurring in a memory cell to generate a feed back signal to initiate a change in an electric potential applied to the memory cell.
摘要翻译：本文公开的示例主题涉及用于其中的装置和/或装置和/或其中使用的各种方法，其中响应于已经发生快速恢复事件的确定，电路的电位的施加可以被启动并随后改变在电路中。例如，电路可以包括作为所施加的电势的结果可能经历回跳事件的存储器单元。在某些示例实现中，可以提供感测电路，其响应于在存储器单元中发生的快速恢复事件以产生反馈信号，以启动施加到存储器单元的电位的变化。

10. 发明申请

WO2011127557A1 PHASE CHANGE MEMORY WITH DOUBLE WRITE DRIVERS 审中-公开
标题翻译：双重写入驱动程序的相变记忆
公开(公告)号：WO2011127557A1
公开(公告)日：2011-10-20
申请号：PCT/CA2011/000329
申请日：2011-03-30
申请人： MOSAID TECHNOLOGIES INCORPORATED , PYEON, Hong Beom
发明人： PYEON, Hong Beom
IPC分类号： G11C13/00 , G11C7/06 , G11C7/12
CPC分类号： G11C13/0004 , G11C11/5678 , G11C13/0023 , G11C13/0026 , G11C13/003 , G11C13/0038 , G11C13/0069 , G11C2013/0078 , G11C2213/72 , G11C2213/79
摘要： A Phase Change Memory (PCM) having double write drivers. A PCM apparatus includes a memory array having a bitline with a first end and a second end for accessing a PCM cell coupled to the bitline between the first end and the second end of the bitline, a first write driver and a second write driver coupled to the first end of the bitline and the second end of the bitline respectively for simultaneously supplying current to the PCM cell when writing to the PCM cell, and a sense amplifier coupled to the second end of the bitline for sensing a resistance of the PCM cell when reading from the PCM cell. Embodiments of the present invention provide apparatuses, methods, and systems having reduced writing current requirements.
摘要翻译：具有双重写入驱动器的相变存储器（PCM）。 PCM设备包括具有第一端的位线的存储器阵列和用于访问耦合到位线的第一端和第二端之间的位线的PCM单元的第二端，第一写入驱动器和耦合到位线的第一端和位线的第二端分别用于在写入PCM单元时同时向PCM单元提供电流;以及读出放大器，耦合到位线的第二端，用于感测PCM单元的电阻，从PCM单元读取。本发明的实施例提供了具有降低的写入电流要求的装置，方法和系统。

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