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1. 发明申请

WO2002069375A2 GRABENKONDENSATOR UND VERFAHREN ZU SEINER HERSTELLUNG 审中-公开
标题翻译：抓斗电容器及其制造方法
公开(公告)号：WO2002069375A2
公开(公告)日：2002-09-06
申请号：PCT/DE2002/000515
申请日：2002-02-13
申请人： INFINEON TECHNOLOGIES AG , SELL, Bernhard , SÄNGER, Annette , SCHUMANN, Dirk
发明人： SELL, Bernhard , SÄNGER, Annette , SCHUMANN, Dirk
IPC分类号： H01L21/00
CPC分类号： H01L27/10861 , H01L27/1203
摘要： Die vorliegende Erfindung betrifft einen Grabenkondensator zur Verwendung in einer DRAM-Speicherzelle sowie ein Verfahren zur Herstellung eines solchen Grabenkondensators.Der erfindungsgemässe Grabenkondensator umfasst eine untere Kondensatorelektrode (10), ein Speicherdielektrikum (12) und eine obere Kondensatorelektrode (18), die mindestens teilweise in einem Graben (5) angeordnet sind, wobei die untere Kondensatorelektrode (10) im unteren Grabenbereich an eine Wand des Grabens angrenzt, während im oberen Grabenbereich eine an eine Wand des Grabens angrenzende Spacerschicht (9) aus einem isolierenden Material vorgesehen ist, und die obere Elektrode (18) mindestens zwei Schichten (13, 14, 15) umfasst, von denen mindestens eine metallisch ist, mit der Massgabe, dass die obere Elektrode nicht aus zwei Schichten besteht, von denen die untere Wolframsilizid und die obere dotiertes Polysilizium ist, wobei die Schichten (13, 14, 15) der oberen Elektrode sich jeweils entlang den Wänden und dem Boden des Grabens (5) bis mindestens zum oberen Rand der Spacerschicht (9) erstrecken.
摘要翻译：本发明涉及一种在DRAM存储单元中的严重电容器使用和用于制造这样的Grabenkondensators.Der发明严重电容器包括下电容器电极（10），存储介质（12）和上电容器电极（18）的方法，至少部分地在的沟槽（5）被布置，其中，在所述上严重区域被提供而邻近于所述沟槽间隔件的壁中的层（9）由绝缘材料制成的下电容器电极（10）的下严重区域与沟槽的壁相邻，和上电极（18）的至少两个层（13，14，15），其中之一至少是金属的，与上部电极不是由两个层，其中一个是较低的硅化钨和上部掺杂多晶硅的条件，其中上部电极未的层（13，14，15）沿着每个壁的延伸到所述沟槽（5）的底部，以至少间隔件（9）D的上边缘上。

2. 发明申请

WO2002069345A3 VERFAHREN ZUR HERSTELLUNG EINES SPEICHERKONDENSATORS 审中-公开
公开(公告)号：WO2002069345A3
公开(公告)日：2002-09-06
申请号：PCT/DE2002/000436
申请日：2002-02-06
申请人： INFINEON TECHNOLOGIES AG , SELL, Bernhard , SÄNGER, Annette , SCHUMANN, Dirk
发明人： SELL, Bernhard , SÄNGER, Annette , SCHUMANN, Dirk
IPC分类号： H01L21/8242
摘要： Die vorliegende Erfindung betrifft ein neuartiges Verfahren zur Herstellung eines Speicherkondensators, welcher als Graben- oder Stapelkondensator ausgeführt ist und insbesondere in einer DRAM-Speicherzelle verwendet wird. Das erfindungsgemäße Verfahren umfaßt die Schritte zum Bilden einer unteren metallischen Kondensatorelektrode (13), eines Speicherdielektrikums (14) und einer oberen Kondensatorelektrode (15), wobei die untere metallische Kondensatorelektrode (13) in der Weise selbstjustiert auf einem Silizium-Grundmaterial (1) gebildet wird, daß zunächst freiliegende Silizium-Bereiche an den Stellen, an denen die untere Kondensatorelektrode zu bilden ist, erzeugt werden und sodann auf den freiliegenden Silizium-Bereichen Metallsilizid (13) selektiv gebildet wird.

3. 发明申请

WO2002069378A1 VERFAHREN ZUR ENTFERNUNG EINER MASKENSCHICHT VON EINEM HALBLEITERSUBSTRAT 审中-公开
标题翻译：方法用于去除半导体衬底的掩膜层
公开(公告)号：WO2002069378A1
公开(公告)日：2002-09-06
申请号：PCT/DE2002/000706
申请日：2002-02-26
申请人： INFINEON TECHNOLOGIES AG , DRUMMER, Heike , KREUPL, Franz , SÄNGER, Annette , ENGELHARDT, Manfred , SELL, Bernhard , THIEME, Peter
发明人： DRUMMER, Heike , KREUPL, Franz , SÄNGER, Annette , ENGELHARDT, Manfred , SELL, Bernhard , THIEME, Peter
IPC分类号： H01L21/02
CPC分类号： H01L21/31053 , H01L21/30625 , H01L21/31144 , H01L21/76819
摘要： Es wird ein Halbleitersubstrat (1) bereit gestellt, auf dem eine erste Schicht (2), eine zweite Schicht (3) und eine dritte Schicht (4) angeordnet sind. Die dritte Schicht (4) ist beispielsweise eine Lackmaske, die zur Strukturierung der zweiten Schicht (3) verwendet wird. Die zweite Schicht (3) ist beispielsweise eine strukturierte Hartmaske, die zur Strukturierung der ersten Schicht (2) verwendet wird. Anschließend wird die dritte Schicht (4) entfernt und eine vierte Schicht (8) abgeschieden. Die vierte Schicht (8) ist beispielsweise ein Isolator, der die in der ersten Schicht (2) gebildeten Gräben auffüllt. Anschließend wird die vierte Schicht (8) mittels eines CMP-Schrittes planarisiert, wobei die Planarisierung fortgesetzt wird und die zweite Schicht (3), die beispielsweise eine Hartmaske ist, zusammen mit der vierten Schicht (8) von der ersten Schicht (2) entfernt. Dabei verbleibt die vierte Schicht (8) in einem Graben (7), der in der ersten Schicht (2) angeordnet ist.
摘要翻译：本发明提供一种半导体衬底（1），被布置在第一层上（2），第二层（3）和第三层（4）。第三层（4），例如，抗蚀剂用于图案化所述第二层（3）掩模。所述第二层（3）是例如其用于图案的图案化硬掩模的第一层（2）。随后，第三层（4）被移除和第四层（8）被沉积。第四层（8）是，例如，填充形成在所述第一（2）层中的沟槽的绝缘体。随后，将第四层（8）通过CMP步骤来进行平坦化，其中，所述平坦化继续，并与第一层的第四层（8）中移除所述第二层（3），其是例如硬掩模，（2）一起，第四层（8）保持在沟槽（7），其布置在所述第一（2）层。

4. 发明申请

WO2002088419A1 VERFAHREN ZUM ERZEUGEN EINER METALLISCHEN ODER METALLHALTIGEN SCHICHT 审中-公开
标题翻译：方法生成的金属或含金属层
公开(公告)号：WO2002088419A1
公开(公告)日：2002-11-07
申请号：PCT/EP2002/004521
申请日：2002-04-24
申请人： INFINEON TECHNOLOGIES AG , SELL, Bernhard , SÄNGER, Annette , HECHT, Thomas
发明人： SELL, Bernhard , SÄNGER, Annette , HECHT, Thomas
IPC分类号： C23C16/02
CPC分类号： H01L21/28194 , C23C16/0272 , H01L21/28079 , H01L21/28211 , H01L21/28518 , H01L21/3141 , H01L21/31645 , H01L21/76802 , H01L21/76831 , H01L28/60 , H01L29/495 , H01L29/513 , H01L29/517
摘要： Verfahren zum Erzeugen einer metallischen oder metallhaltigen Schicht (5) unter Verwendung eines Präkursors auf einer silizium- oder germaniumhaltigen Schicht insbesondere eines elektronischen Bauelements, bei dem auf die silizium- oder germanium-haltige Schicht (3) vor der Verwendung des Präkursors eine Zwischenschicht (4) aufgebracht wird, die zumindest für die Elemente des Präkursors, die die silizium- oder germaniumhaltige Schicht ätzen würden, eine Diffusionsbarriere bildet und selbst gegenüber dem Praäkursor ätzresistent ist.
摘要翻译：一种用于生产使用上的硅或含锗层的前体的金属或含金属的层（5），特别是电子部件，方法，其中所述硅或层含锗（3）使用所述前体，中间层之前（4- ）被施加，其形成扩散阻挡至少对于将蚀刻含硅或含锗层的前体的元件和本身是蚀刻抗性相对于所述Praäkursor。

5. 发明申请

WO2003017342A3 VERFAHREN ZUM HERSTELLEN EINER SELBSTJUSTIERTEN STRUKTUR AUF EINEM HALBLEITER-WAFER 审中-公开
公开(公告)号：WO2003017342A3
公开(公告)日：2003-02-27
申请号：PCT/DE2002/002651
申请日：2002-07-18
申请人： INFINEON TECHNOLOGIES AG , GOLDBACH, Matthias , HECHT, Thomas , LÜTZEN, Jörn , SELL, Bernhard
发明人： GOLDBACH, Matthias , HECHT, Thomas , LÜTZEN, Jörn , SELL, Bernhard
IPC分类号： H01L21/027
摘要： Eine Struktur auf einer Schichtenoberfläche des Halbleiter-Wafers weist zumindest einen für elektromagnetische Strahlung reflektierenden ersten Flächenbereich (8,9) und zumindest einen zweiten, im Wesentlichen nicht reflektierenden Flächenbereich (10,11,12) auf. Auf diese Schichtenoberfläche wird eine lichtdurchläßige Isolationsschicht (13) und eine lichtempfindliche Schicht erzeugt. Die elektromagnetische Strahlung wird mit einem Einfallswinkel θ auf die lichtempfindliche Schicht gerichtet und die Struktur der Schichtenoberfläche mit einem lateralen Ersatz in die lichtempfindliche Schicht abgebildet.

6. 发明申请

WO2003079362A2 SCHALTUNGSANORDNUNG ZUM AUSLESEN, BEWERTEN UND WIEDEREINLESEN EINES LADUNGSZUSTANDES IN EINE SPEICHERZELLE 审中-公开
标题翻译：读取，评估和读取加载到存储单元中的状态的电路装置
公开(公告)号：WO2003079362A2
公开(公告)日：2003-09-25
申请号：PCT/DE2003/000887
申请日：2003-03-18
申请人： INFINEON TECHNOLOGIES AG , GOLDBACH, Matthias , SELL, Bernhard
发明人： GOLDBACH, Matthias , SELL, Bernhard
IPC分类号： G11C
CPC分类号： G11C7/062 , G11C7/065 , G11C11/4091 , G11C11/41 , G11C29/12 , G11C29/38 , G11C29/50
摘要： Die Schaltungsanordnung umfaßt eine Bitleitung (10), eine Referenzbitleitung (12), einen Ausleseverstärker mit zwei kreuzgekoppelten CMOS-Invertern, welche jeweils einen n-Kanal-Transistor (20, 22) und einen p-Kanal-Feldeffekttransistor (30, 32) umfassen, sowie an den jeweiligen Source-Anschlüssen 2 Spannungsquellen (40, 42), von denen die an den n-Kanal-Feldeffekttransistoren angebundene Spannungsquelle (40) von einem unteren auf ein oberes Potential und die an die p-Kanal-Feldeffekttransistoren (30, 32) angebundene Spannungsquelle (42) von dem oberen auf das untere Potential durchfahrbar ist. Mit dieser Schaltungsanordnung können 3 unterschiedliche Ladungszustände in der Speicherzelle (4) an der Bitleitung (10) gespeichert werden, wenn die Einsatzspannungen (UTH1, UTH2) an den Transistoren größer als die Hälfte der Spannungsdifferenz zwischen unterem und oberen Spannungspotential gewählt werden. Dieses läßt sich herstellungstechnisch oder beispielsweise durch Ändern der Substratvorspannung erzielen. Der dritte Ladungszustand kann für binäre Logik oder zur Detektion eines Defektes in der Speicherzelle (4) genutzt werden.
摘要翻译：
电路安排补足大街吨的位线（10），参考位线（12），一个Ausleseverst BEAR更强具有两个交叉耦合的CMOS反相器，每个具有n沟道晶体管（20，22）和 p沟道场效应晶体管（30，32）包括，以及到相应源康恩导航用SEN 2个电压源（40,42），其中所述栓系从较低到一个n沟道场效应晶体管的电压源（40）上电位和连接到电压源（42）的从上到下的p沟道场效应晶体管（30,32）是可穿越的。利用这种电路安排K＆ouml;所用的存储器单元（4）至位线（10）3个不同Ladungszust HANDS被存储时的阈值电压（值U TH1，Uth2）到晶体管GR＆ouml;道路他比手之间的电压差的一半选择较低和较高的电压电位。这可以通过制造技术或者例如通过改变衬底偏置电压来实现。第三种充电状态可用于二进制逻辑或检测存储单元（4）中的缺陷。

7. 发明申请

WO2013101109A1 SUB-SECOND ANNEALING LITHOGRAPHY TECHNIQUES 审中-公开
标题翻译：第二次退火光刻技术
公开(公告)号：WO2013101109A1
公开(公告)日：2013-07-04
申请号：PCT/US2011/067931
申请日：2011-12-29
申请人： INTEL CORPORATION , KILLAMPALLI, Aravind S. , WALLACE, Charles H. , SELL, Bernhard
发明人： KILLAMPALLI, Aravind S. , WALLACE, Charles H. , SELL, Bernhard
IPC分类号： H01L21/027
CPC分类号： H01L21/2636 , G03F7/40 , H01L21/0273 , H01L21/0337
摘要： Techniques are disclosed for sub-second annealing a lithographic feature to, for example, tailor or otherwise selectively alter its profile in one, two, or three dimensions. Alternatively, or in addition to, the techniques can be used, for example, to smooth or otherwise reduce photoresist line width/edge roughness and/or to reduce defect density. In some cases, the sub-second annealing process has a time-temperature profile that can effectively change the magnitude of resist shrinkage in one or more dimensions or otherwise modify the resist in a desired way (e.g., smooth the resist). The techniques may be implemented, for example, with any type of photoresist (e.g., organic, inorganic, hybrid, molecular photoresist materials) and can be used in forming, for instance, processor microarchitectures, memory circuitry, logic arrays, and numerous other digital/analog/hybrid integrated semiconductor devices.
摘要翻译：公开了用于将光刻特征的亚秒级退火的技术，例如，在一个，两个或三个维度上裁剪或以其他方式选择性地改变其轮廓。或者，或除此之外，可以使用技术来例如平滑或以其它方式减少光致抗蚀剂线宽度/边缘粗糙度和/或降低缺陷密度。在一些情况下，亚秒级退火工艺具有可以有效地改变一个或多个维度中的抗蚀剂收缩量的时间 - 温度分布，或以所需的方式（例如使光刻胶光滑）修饰抗蚀剂。这些技术可以例如使用任何类型的光致抗蚀剂（例如有机，无机，混合，分子光刻胶材料）来实现，并且可以用于形成例如处理器微架构，存储器电路，逻辑阵列和许多其它数字 /模拟/混合集成半导体器件。

8. 发明申请

WO2019125497A1 INTERCONNECT STRUCTURES FOR INTEGRATED CIRCUITS 审中-公开
公开(公告)号：WO2019125497A1
公开(公告)日：2019-06-27
申请号：PCT/US2017/068359
申请日：2017-12-22
申请人： INTEL CORPORATION , LAJOIE, Travis , GHANI, Tahir , KAVALIEROS, Jack T. , OGADHOH, Shem O. , WANG, Yih , SELL, Bernhard , GARDINER, Allen , LIN, Blake , ALZATE VINASCO, Juan G. , WANG, Pei-Hua , KU, Chieh-Jen , SHARMA, Abhishek A.
发明人： LAJOIE, Travis , GHANI, Tahir , KAVALIEROS, Jack T. , OGADHOH, Shem O. , WANG, Yih , SELL, Bernhard , GARDINER, Allen , LIN, Blake , ALZATE VINASCO, Juan G. , WANG, Pei-Hua , KU, Chieh-Jen , SHARMA, Abhishek A.
IPC分类号： H01L21/768
摘要： Embodiments herein describe techniques for a semiconductor device having an interconnect structure above a substrate. The interconnect structure may include an inter-level dielectric (ILD) layer and a separation layer above the ILD layer. A first conductor and a second conductor may be within the ILD layer. The first conductor may have a first physical configuration, and the second conductor may have a second physical configuration different from the first physical configuration. Other embodiments may be described and/or claimed.

9. 发明申请

WO2009017997A1 METHOD FOR FORMING A SEMICONDUCTOR DEVICE HAVING ABRUPT ULTRA SHALLOW EPI-TIP REGIONS 审中-公开
标题翻译：形成具有超声波超低温区域的半导体器件的方法
公开(公告)号：WO2009017997A1
公开(公告)日：2009-02-05
申请号：PCT/US2008/070604
申请日：2008-07-21
申请人： INTEL CORPORATION , RACHMADY, Willy , KEATING, Steven , SELL, Bernhard
发明人： RACHMADY, Willy , KEATING, Steven , SELL, Bernhard
IPC分类号： H01L21/8238
CPC分类号： H01L21/823807 , H01L21/26506 , H01L21/823814 , H01L29/165 , H01L29/66545 , H01L29/66628 , H01L29/66636 , H01L29/7833 , H01L29/7848
摘要： A method for forming a semiconductor device having abrupt ultra shallow epi-tip regions comprises forming a gate stack on a crystalline substrate, performing a first ion implantation process to amorphisize a first pair of regions of the substrate disposed adjacent to and on laterally opposite sides of the gate stack, forming a pair of spacers on the substrate disposed on laterally opposite sides of the gate stack, performing a second ion implantation process to amorphisize a second pair of regions of the substrate that are disposed on laterally opposite sides of the gate stack and adjacent to the spacers, applying a selective wet etch chemistry to remove the amorphisized first and second pair of regions and form a pair of cavities on laterally opposite sides of the gate stack, and depositing a silicon alloy in the pair of cavities to form source and drain regions and source and drain epi-tip regions.
摘要翻译：一种用于形成具有突变的超浅表面尖端区域的半导体器件的方法包括在晶体衬底上形成栅极堆叠，执行第一离子注入工艺以使位于邻近和相对侧两侧的衬底的第一对区域非晶化所述栅堆叠在所述衬底上形成一对间隔物，所述衬底设置在所述栅堆叠的横向相对侧上，执行第二离子注入工艺以使位于所述栅叠层的横向相对侧上的所述衬底的第二对区域非晶化;以及邻近所述间隔物，施加选择性湿法蚀刻化学物质以去除所述非晶化的第一和第二对区域并在所述栅极堆叠的横向相对侧上形成一对空腔，以及在所述一对空腔中沉积硅合金以形成源和漏极区域和源极和漏极表面尖端区域。

10. 发明申请

WO2006074438A1 DEVICE WITH STEPPED SOURCE/DRAIN REGION PROFILE 审中-公开
标题翻译：具有步进源/排水区域配置的设备
公开(公告)号：WO2006074438A1
公开(公告)日：2006-07-13
申请号：PCT/US2006/000686
申请日：2006-01-05
申请人： INTEL CORPORATION , CURELLO, Guiseppe , SELL, Bernhard , TYAGI, Sunit , AUTH, Chris
发明人： CURELLO, Guiseppe , SELL, Bernhard , TYAGI, Sunit , AUTH, Chris
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/6653 , H01L29/6659 , H01L29/66636 , H01L29/7834 , H01L29/7842
摘要： Embodiments of the invention provide a transistor with stepped source and drain regions. The stepped regions may provide significant strain in a channel region while minimizing current leakage. The stepped regions may be formed by forming two recesses in a substrate to result in a stepped recess, and forming the source/drain regions in the recesses.
摘要翻译：本发明的实施例提供具有阶梯式源极和漏极区域的晶体管。台阶区域可以在通道区域中提供显着的应变，同时最小化电流泄漏。可以通过在基板中形成两个凹槽来形成阶梯状区域，以形成阶梯形凹陷，并且在凹部中形成源极/漏极区域。

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