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1. 发明申请

WO2007020823A1 磁気メモリセル、磁気ランダムアクセスメモリ、及び磁気ランダムアクセスメモリへのデータ読み書き方法审中-公开
标题翻译：磁性存储器单元，磁性随机存取存储器及其在磁性随机存取存储器中读/写数据的方法
公开(公告)号：WO2007020823A1
公开(公告)日：2007-02-22
申请号：PCT/JP2006/315528
申请日：2006-08-04
申请人：日本電気株式会社 , 沼田秀昭 , 大嶋則和 , 鈴木哲広 , 杉林直彦 , 石綿延行 , 深見俊輔
发明人：沼田秀昭 , 大嶋則和 , 鈴木哲広 , 杉林直彦 , 石綿延行 , 深見俊輔
IPC分类号： H01L43/08 , G11C11/15 , H01L21/8246 , H01L27/105 , H01L29/82
CPC分类号： H01L43/08 , G11C11/161 , G11C11/1655 , G11C11/1659 , G11C11/1675 , G11C19/0808 , H01L27/228
摘要：　本発明は、トンネルバリヤ層の劣化を抑制することができる新たなＭＲＡＭのデータ書き込み方式を提供する。磁気メモリセル１は、磁気記録層１０と、非磁性層２０を介して磁気記録層１０に接続されたピン層３０とを備える。磁気記録層１０は、磁化反転領域１３と、第１磁化固定領域１１と、第２磁化固定領域１２を有する。磁化反転領域１３は、反転可能な磁化を有し、ピン層３０と対向する。第１磁化固定領域１１は、磁化反転領域１３の第１境界Ｂ１に接続され、その磁化の向きは第１方向に固定される。第２磁化固定領域１２は、磁化反転領域１３の第２境界Ｂ２に接続され、その磁化の向きは第２方向に固定される。第１方向及び第２方向は共に、磁化反転領域１３へ向かう方向、又は、磁化反転領域１３から離れる方向である。
摘要翻译：提供了一种用于MRAM的新型数据写入方法，由此可以抑制隧道势垒层的劣化。磁存储单元（1）设置有磁记录层（10）和通过非磁性层（20）连接到磁记录层（10）的销层（30）。磁记录层（10）具有磁化切换区域（13），第一磁化固定区域（11）和第二磁化固定区域（12）。磁化开关区域（13）设置有可切换磁化并且面向销层（30）。第一磁化固定区域（11）连接到磁化切换区域（13）的第一边界（B1），并且磁化方向固定在第一方向上。第二磁化固定区域（12）连接到磁化切换区域（13）的第二边界（B2），并且磁化方向在第二方向固定。第一方向和第二方向都是朝向磁化切换区域（13）的方向或离开磁化切换区域（13）的方向。

2. 发明申请

WO2008047536A1 磁気メモリセルおよび磁気ランダムアクセスメモリ审中-公开
标题翻译：磁记忆体和磁性随机存取存储器
公开(公告)号：WO2008047536A1
公开(公告)日：2008-04-24
申请号：PCT/JP2007/068522
申请日：2007-09-25
申请人：日本電気株式会社 , 本田雄士 , 崎村昇 , 杉林直彦 , 沼田秀昭 , 大嶋則和
发明人：本田雄士 , 崎村昇 , 杉林直彦 , 沼田秀昭 , 大嶋則和
IPC分类号： H01L21/8246 , G11C11/15 , H01L27/105 , H01L43/08
CPC分类号： H01L27/228 , B82Y10/00 , G11C11/161 , G11C11/1655 , G11C11/1657 , G11C11/1659 , G11C11/1675 , H01L43/08
摘要：磁気メモリセル１は強磁性層である磁気記録層１０と非磁性層２０を介して磁気記録層１０に接続されたピン層３０とを備える。磁気記録層１０は磁化反転領域１３と第１磁化固定領域１１と第２磁化固定領域１２を有する。磁化反転領域１３は反転可能な磁化を有し、ピン層３０と重なる。第１磁化固定領域１１は、磁化反転領域１３の第１境界Ｂ１に接続され、その磁化の向きは第１方向に固定される。第２磁化固定領域１２は、磁化反転領域１３の第２境界Ｂ２に接続され、その磁化の向きは第２方向に固定される。第１方向と第２方向は互いに逆方向を向いている。
摘要翻译：公开了一种包括由铁磁层组成的磁记录层（10）和通过非磁性层（20）连接到磁记录层（10）的引脚层（30）的磁存储单元（1）。磁记录层（10）具有磁化反转区域（13），第一磁化固定区域（11）和第二磁化固定区域（12）。磁化反转区域（13）具有可逆磁化并与引脚层（30）重叠。第一磁化固定区域（11）连接到磁化反转区域（13）的第一边界（B1），并且其磁化沿第一方向固定。第二磁化固定区域（12）连接到磁化反转区域（13）的第二边界（B2），并且其磁化固定在第二方向上。第一方向和第二方向彼此相反。

3. 发明申请

WO2008062686A1 ＭＲＡＭ审中-公开
标题翻译： MRAM
公开(公告)号：WO2008062686A1
公开(公告)日：2008-05-29
申请号：PCT/JP2007/071922
申请日：2007-11-12
申请人：日本電気株式会社 , 杉林直彦 , 本田雄士 , 崎村昇 , 石綿延行 , 田原修一
发明人：杉林直彦 , 本田雄士 , 崎村昇 , 石綿延行 , 田原修一
IPC分类号： H01L21/8246 , G11C11/15 , H01L27/105 , H01L43/08
CPC分类号： H01L27/228 , B82Y10/00 , B82Y25/00 , G11C11/161 , G11C11/1655 , G11C11/1659 , G11C11/1673 , G11C11/1675 , H01F10/3254 , H01F10/3272 , H01L43/08
摘要：　ＭＲＡＭは、各々が磁気抵抗素子を有する複数の磁気メモリセルと、磁場印加部とを備える。磁場印加部は、複数の磁気メモリセルに対して、複数の磁気メモリセルの外部から、ある方向のオフセット調整磁場を印加する。オフセット調整磁場が存在しない場合、複数の磁気メモリセルに格納されたデータは全て同じになる。このような構成により、データ盗難対策が施されたＭＲＡＭが提供される。
摘要翻译： MRAM包括：多个具有磁阻元件的磁存储单元; 和磁场施加单元。磁场施加单元从磁存储单元的外部向磁存储单元施加一定方向的偏移调整磁场。当没有偏移调整磁场时，存储在磁存储单元中的数据都是相同的。通过这种配置，难以从MRAM窃取数据。

4. 发明申请

WO2003092076A1 磁気メモリ、及びその動作方法审中-公开
标题翻译：磁记忆及其操作方法
公开(公告)号：WO2003092076A1
公开(公告)日：2003-11-06
申请号：PCT/JP2003/005030
申请日：2003-04-21
申请人：日本電気株式会社 , 三浦貞彦 , 杉林直彦 , 沼田秀昭 , 辻清孝
发明人：三浦貞彦 , 杉林直彦 , 沼田秀昭 , 辻清孝
IPC分类号： H01L27/105
CPC分类号： H01L27/228 , B82Y10/00 , G11C11/16
摘要：　本発明は、磁気トンネル接合のトンネル絶縁膜の欠陥を可能な限り排除し、磁気トンネル接合をメモリセルに使用するＭＲＡＭの不良ビットの発生を抑制するための技術を提供する。　本発明による磁気メモリは、基板と、基板の上面側を被覆する層間絶縁膜と、メモリセルと、層間絶縁膜を貫通するプラグとを備えている。メモリセルは、層間絶縁膜の上面側に形成された第１磁性体層と、第１磁性体層の上に形成されたトンネル絶縁層と、トンネル絶縁層の上に形成された第２磁性体層とを含む。プラグは、第１磁性体層に、電気的に接続されている。トンネル絶縁層のうち第１磁性体層と第２磁性体層との間に位置するトンネル電流通過部分のうちの少なくとも一部は、基板の表面に垂直な垂直方向においてプラグにオーバーラップしないように配置されている。
摘要翻译：尽可能地消除磁隧道结的隧道绝缘膜中的缺陷并利用存储器中的磁性隧道结抑制MRAM中的有缺陷位的产生的技术。磁存储器包括基板，覆盖基板的上表面侧的层间绝缘膜，存储单元和穿透层间绝缘膜的插塞。存储单元包括形成在层间绝缘膜的上表面侧上的第一磁性层，形成在第一磁性层上的隧道绝缘层和形成在隧道绝缘层上的第二磁性层。插头与第一磁性层电连接。位于第一和第二磁性层之间的隧道绝缘层的隧道电流通过部分被布置成至少部分地不与垂直于衬底的表面的方向上的插塞重叠。

5. 发明申请

WO2008102650A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2008102650A1
公开(公告)日：2008-08-28
申请号：PCT/JP2008/052059
申请日：2008-02-07
申请人：日本電気株式会社 , 崎村昇 , 本田雄士 , 杉林直彦
发明人：崎村昇 , 本田雄士 , 杉林直彦
IPC分类号： G11C11/15 , H01L21/8246 , H01L27/105 , H01L43/08
CPC分类号： G11C11/16 , B82Y10/00 , B82Y25/00 , G11C11/1655 , G11C11/1659 , G11C11/1673 , G11C11/1675 , H01L27/228 , H01L43/08
摘要：　半導体記憶装置が、複数のメモリセルを備えるメモリアレイを具備する。複数のメモリセルは、偶数行及び奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、他方に沿って配置された第２メモリセルとを備える。複数のメモリセルの各々は、第１拡散層と第２拡散層とを含む第１トランジスタと、第３拡散層と第４拡散層とを含む第２トランジスタと、第２拡散層と第３拡散層とを電気的に接続する配線層に一方の端子を接続された磁気抵抗素子とを含む。第１メモリセルの第４拡散層は、第２メモリセルの第１拡散層としても使用される。加えて、第２メモリセルの第４拡散層は、第３メモリセルの第１拡散層としても使用される。
摘要翻译：半导体存储装置设置有具有多个存储单元的存储器阵列。存储单元包括沿着偶数行或奇数行排列的第一存储单元和第三存储单元，以及沿着另一行布置的第二存储单元。每个存储单元包括第一晶体管，包括第一扩散层和第二扩散层; 第二晶体管，包括第三扩散层和第四扩散层; 以及磁阻元件，其具有与布线层连接的一个端子，其将第二扩散层和第三扩散层电连接。第一存储单元的第四扩散层也用作第二存储单元的第一扩散层。此外，第二存储单元的第四扩散层也用作第三存储单元的第一扩散层。

6. 发明申请

WO2006022367A1 磁気抵抗素子及び磁気ランダムアクセスメモリ审中-公开
标题翻译：磁性器件和磁性随机存取存储器
公开(公告)号：WO2006022367A1
公开(公告)日：2006-03-02
申请号：PCT/JP2005/015516
申请日：2005-08-26
申请人：日本電気株式会社 , 杉林直彦 , 本田雄士 , 崎村昇
发明人：杉林直彦 , 本田雄士 , 崎村昇
IPC分类号： H01L43/08 , G11C11/15 , H01L27/105
CPC分类号： G11C11/15 , H01L27/228 , H01L43/08
摘要：　磁気抵抗素子は、自由層と、固定層と、前記自由層と前記固定層との間に介設された非磁性層とを具備している。前記自由層は、第１磁性層と、第２磁性層と、第３磁性層と、前記第１磁性層と前記第２磁性層との間に介設された第１非磁性層と、前記第２磁性層と前記第３磁性層との間に介設された第２非磁性層とを備えている。前記第１磁性層と前記第２磁性層と前記第３磁性層とは、自発磁化がヘリカル構造となるように結合している。
摘要翻译：公开了一种磁阻装置，其包括自由层，固定层和介于自由层和固定层之间的非磁性层。自由层包括第一磁性层，第二磁性层，第三磁性层，介于第一磁性层和第二磁性层之间的第一非磁性层，和介于第二磁性层和第三磁性层之间的第二非磁性层层。第一磁性层，第二磁性层和第三磁性层被耦合，使得自发磁化具有螺旋结构。

7. 发明申请

WO2005086170A1 トグル型磁気ランダムアクセスメモリ审中-公开
标题翻译：刀具类型磁性随机存取存储器
公开(公告)号：WO2005086170A1
公开(公告)日：2005-09-15
申请号：PCT/JP2005/003482
申请日：2005-03-02
申请人：日本電気株式会社 , 崎村昇 , 杉林直彦 , 本田雄士
发明人：崎村昇 , 杉林直彦 , 本田雄士
IPC分类号： G11C11/15
CPC分类号： G11C11/16
摘要：　ＭＲＡＭは、第１配線（２３）と第２配線（２１＋２１ｒ）とメモリセル（１４＋１４ｒ）と第２センスアンプ（３）と第１センスアンプ（２）とを備える。第１及び第２配線（２３、２１＋２１ｒ）は、第１及び第２方向（Ｘ、Ｙに延伸する。メモリセル（１４＋１４ｒ）は、第１配線（２３）と第２配線（２１＋２１ｒ）とが交差する位置に対応して設けられる。第２センスアンプ（３）は、参照配線（２１ｒ）に対応して設けられた参照セル（１４ｒ）からの出力に基づいて、参照セル（１４ｒ）の状態を検出する。第１センスアンプ（２）は、メモリセル（１４）及び参照セル（１４ｒ）からの出力に基づいて、当該メモリセル（１４）の状態を検出する。メモリセル（１４＋１４ｒ）は、積層フリー層を有する磁気抵抗素子含む。磁気抵抗素子は、磁化容易軸方向が第１及び第２の方向（Ｘ、Ｙ）とは異なる。
摘要翻译： MRAM包括第一布线（23），第二布线（21 + 21r），存储单元（14 + 14r），第二读出放大器（3）和第一读出放大器（2）。第一布线和第二布线（23,21 + 21r）沿第一和第二方向（X，Y）延伸。存储单元（14 + 14r）被布置在与第一布线（23）和第二布线（21 + 21r）之间的交点的位置相对应的位置处。第二放大器（3）根据与基准配线（21r）对应配置的参考单元（14r）的输出来检测参考单元（14r）的状态。第一读出放大器（2）根据存储单元（14）和参考单元（14r）的输出来检测存储单元（14）的状态。存储单元（14 + 14r）包括具有积层自由层的磁阻元件。磁阻元件具有不同于第一和第二方向（X，Y）的磁化强度方向。

8. 发明申请

WO2003094227A1 固体電解質スイッチング素子及びそれを用いたＦＰＧＡ、メモリ素子、並びに固体電解質スイッチング素子の製造方法审中-公开
标题翻译：固体电解质开关装置，使用其的FPGA，存储装置和制造固体电解质开关装置的方法
公开(公告)号：WO2003094227A1
公开(公告)日：2003-11-13
申请号：PCT/JP2003/005393
申请日：2003-04-25
申请人：科学技術振興事業団 , 理化学研究所 , 日本電気株式会社 , 阪本利司 , 青野正和 , 長谷川剛 , 中山知信 , 砂村潤 , 川浦久雄 , 杉林直彦
发明人：阪本利司 , 青野正和 , 長谷川剛 , 中山知信 , 砂村潤 , 川浦久雄 , 杉林直彦
IPC分类号： H01L21/82
CPC分类号： G11C13/0011 , G11C2213/15 , G11C2213/56 , G11C2213/79 , H01L27/101 , H01L45/085 , H01L45/1233 , H01L45/1266 , H01L45/142 , H01L45/144 , H01L45/1633 , H01L2924/0002 , H01L2924/00
摘要： A solid electrolyte switching device (10, 10', 20, 20') comprises a first interconnection layer (13) provided on a substrate (11) covered with an insulating layer, an ion supply layer (17) provided on the first interconnection layer (13), a solid electrolyte layer (16) provided on the ion supply layer (17), an interlayer insulating layer (12) covering the first interconnection layer (13), the ion supply layer (17), and the solid electrolyte layer (16) and having a via hole, a counter electrode layer (15) so disposed as to be in contact with the solid electrolyte layer(16) through the via hole, and a second interconnection layer(14) covering the counter electrode layer(15). The on/off state can be arbitrarily set by a threshold voltage applied between the ion supply layer (17) and the counter electrode layer (15). Thus a nonvolatile, low on-resistance switching device is provided.
摘要翻译：固体电解质开关装置（10,10'，20,20'）包括设置在被绝缘层覆盖的基板（11）上的第一互连层（13），设置在第一互连层上的离子供给层（13），设置在离子供给层（17）上的固体电解质层（16），覆盖第一互连层（13）的层间绝缘层（12），离子供给层（17）和固体电解质层（16）并具有通孔，通过通孔设置成与固体电解质层（16）接触的对电极层（15）和覆盖对电极层（14）的第二互连层（14） 15）。开/关状态可以通过施加在离子供给层（17）和对电极层（15）之间的阈值电压来任意设定。因此，提供了非易失性的低导通电阻的开关装置。

9. 发明申请

WO2008132971A1 半導体メモリ审中-公开
标题翻译：半导体存储器
公开(公告)号：WO2008132971A1
公开(公告)日：2008-11-06
申请号：PCT/JP2008/056854
申请日：2008-04-07
申请人：日本電気株式会社 , 崎村昇 , 武田晃一 , 杉林直彦 , 根橋竜介
发明人：崎村昇 , 武田晃一 , 杉林直彦 , 根橋竜介
IPC分类号： G11C13/00 , G11C11/15 , G11C16/06
CPC分类号： G11C13/00 , G11C11/16 , G11C13/0004 , G11C13/004 , G11C2013/0054
摘要：　クランプ用トランジスタのソース電圧とドレイン電圧が定常状態になるまでの時間を短縮可能な半導体メモリを提供する。　半導体メモリは、記憶情報によって抵抗値が変化する記憶素子１１ｂを含むメモリセル１１と、メモリセル１１と接続するビット線２と、ビット線２に任意の電位を印加してメモリセル１１に電流を流しその電流を検出する電流検出手段４を含み、電流検出手段４は、ビット線２の電位を反転増幅する反転増幅手段４１、電源と接続された検出用負荷手段４２、ゲートが反転増幅手段４１の出力を受けドレインが電源から検出用負荷手段４２を介して電流を受けソースがビット線２に任意の電位を印加しメモリセル１１に電流を供給するクランプ用トランジスタＭ１、及びクランプ用トランジスタＭ１のソースの電圧とドレインの電圧が定常状態になるまでドレインに補助電流を供給し、定常状態になった場合に補助電流の供給を停止する電流供給手段Ｍ２を含む。
摘要翻译：提供了一种半导体存储器，通过该半导体存储器可以缩短将钳位晶体管的源极电压和漏极电压保持在稳定状态所需的时间。半导体存储器包括存储单元（11），其包括存储元件（11b），其中电阻值由存储信息改变; 连接到存储单元（11）的位线（2）; 以及电流检测装置（4），其向位线（2）施加任意电压以允许电流在存储单元（11）中流动并检测电流。电流检测装置（4）包括用于反相和放大位线（2）的电位的反相放大装置（41）。连接到电源的检测负载装置（42）; 钳位晶体管（M1），其中栅极接收来自反相放大器装置（41）的输出，漏极通过检测负载装置（42）接收来自电源的电流，源向位线（2）施加任意电位）并向存储器单元（11）提供电流; 以及电流供给装置（M2），其向所述漏极供给辅助电流，直到所述钳位晶体管（M1）的源电压和漏极电压进入稳定状态，并且当所述电压处于所述电压时，停止所述辅助电流的供给稳定状态。

10. 发明申请

WO2008102583A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008102583A1
公开(公告)日：2008-08-28
申请号：PCT/JP2008/050611
申请日：2008-01-18
申请人：日本電気株式会社 , 杉林直彦 , 崎村昇
发明人：杉林直彦 , 崎村昇
IPC分类号： H01L21/822 , G05F1/00 , H01L27/04 , H03L7/093 , H03L7/10
CPC分类号： G11C13/0011 , G11C11/5614 , G11C13/0069 , G11C27/005 , H03L7/093 , H03L7/10
摘要：　不揮発性可変抵抗素子を搭載した半導体装置であって、不揮発性可変抵抗素子の抵抗値を電位または電流に変換して出力する抵抗値変換回路部と、抵抗値変換回路部からの出力と半導体装置内の一部の節点の電位または電流とを比較する比較回路部と、比較回路部における比較結果に基づいて不揮発性可変抵抗素子の抵抗値を変化させる抵抗値変更回路部とを有する。
摘要翻译：提供了一种其上安装有非易失性可变电阻元件的半导体器件。半导体器件具有电阻值转换电路部分，其通过将电阻值转换为电位或电流来输出非易失性可变电阻元件的电阻值; 比较电路部分，其将来自电阻值转换电路部分的输出与半导体器件内的某些节点处的电位或电流进行比较; 以及电阻值变化电路部分，用于根据从比较电路部分获得的比较结果改变非易失性可变电阻元件的电阻值。

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