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1. 发明申请

WO2008102650A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2008102650A1
公开(公告)日：2008-08-28
申请号：PCT/JP2008/052059
申请日：2008-02-07
申请人：日本電気株式会社 , 崎村昇 , 本田雄士 , 杉林直彦
发明人：崎村昇 , 本田雄士 , 杉林直彦
IPC分类号： G11C11/15 , H01L21/8246 , H01L27/105 , H01L43/08
CPC分类号： G11C11/16 , B82Y10/00 , B82Y25/00 , G11C11/1655 , G11C11/1659 , G11C11/1673 , G11C11/1675 , H01L27/228 , H01L43/08
摘要：　半導体記憶装置が、複数のメモリセルを備えるメモリアレイを具備する。複数のメモリセルは、偶数行及び奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、他方に沿って配置された第２メモリセルとを備える。複数のメモリセルの各々は、第１拡散層と第２拡散層とを含む第１トランジスタと、第３拡散層と第４拡散層とを含む第２トランジスタと、第２拡散層と第３拡散層とを電気的に接続する配線層に一方の端子を接続された磁気抵抗素子とを含む。第１メモリセルの第４拡散層は、第２メモリセルの第１拡散層としても使用される。加えて、第２メモリセルの第４拡散層は、第３メモリセルの第１拡散層としても使用される。
摘要翻译：半导体存储装置设置有具有多个存储单元的存储器阵列。存储单元包括沿着偶数行或奇数行排列的第一存储单元和第三存储单元，以及沿着另一行布置的第二存储单元。每个存储单元包括第一晶体管，包括第一扩散层和第二扩散层; 第二晶体管，包括第三扩散层和第四扩散层; 以及磁阻元件，其具有与布线层连接的一个端子，其将第二扩散层和第三扩散层电连接。第一存储单元的第四扩散层也用作第二存储单元的第一扩散层。此外，第二存储单元的第四扩散层也用作第三存储单元的第一扩散层。

2. 发明申请

WO2006022367A1 磁気抵抗素子及び磁気ランダムアクセスメモリ审中-公开
标题翻译：磁性器件和磁性随机存取存储器
公开(公告)号：WO2006022367A1
公开(公告)日：2006-03-02
申请号：PCT/JP2005/015516
申请日：2005-08-26
申请人：日本電気株式会社 , 杉林直彦 , 本田雄士 , 崎村昇
发明人：杉林直彦 , 本田雄士 , 崎村昇
IPC分类号： H01L43/08 , G11C11/15 , H01L27/105
CPC分类号： G11C11/15 , H01L27/228 , H01L43/08
摘要：　磁気抵抗素子は、自由層と、固定層と、前記自由層と前記固定層との間に介設された非磁性層とを具備している。前記自由層は、第１磁性層と、第２磁性層と、第３磁性層と、前記第１磁性層と前記第２磁性層との間に介設された第１非磁性層と、前記第２磁性層と前記第３磁性層との間に介設された第２非磁性層とを備えている。前記第１磁性層と前記第２磁性層と前記第３磁性層とは、自発磁化がヘリカル構造となるように結合している。
摘要翻译：公开了一种磁阻装置，其包括自由层，固定层和介于自由层和固定层之间的非磁性层。自由层包括第一磁性层，第二磁性层，第三磁性层，介于第一磁性层和第二磁性层之间的第一非磁性层，和介于第二磁性层和第三磁性层之间的第二非磁性层层。第一磁性层，第二磁性层和第三磁性层被耦合，使得自发磁化具有螺旋结构。

3. 发明申请

WO2005086170A1 トグル型磁気ランダムアクセスメモリ审中-公开
标题翻译：刀具类型磁性随机存取存储器
公开(公告)号：WO2005086170A1
公开(公告)日：2005-09-15
申请号：PCT/JP2005/003482
申请日：2005-03-02
申请人：日本電気株式会社 , 崎村昇 , 杉林直彦 , 本田雄士
发明人：崎村昇 , 杉林直彦 , 本田雄士
IPC分类号： G11C11/15
CPC分类号： G11C11/16
摘要：　ＭＲＡＭは、第１配線（２３）と第２配線（２１＋２１ｒ）とメモリセル（１４＋１４ｒ）と第２センスアンプ（３）と第１センスアンプ（２）とを備える。第１及び第２配線（２３、２１＋２１ｒ）は、第１及び第２方向（Ｘ、Ｙに延伸する。メモリセル（１４＋１４ｒ）は、第１配線（２３）と第２配線（２１＋２１ｒ）とが交差する位置に対応して設けられる。第２センスアンプ（３）は、参照配線（２１ｒ）に対応して設けられた参照セル（１４ｒ）からの出力に基づいて、参照セル（１４ｒ）の状態を検出する。第１センスアンプ（２）は、メモリセル（１４）及び参照セル（１４ｒ）からの出力に基づいて、当該メモリセル（１４）の状態を検出する。メモリセル（１４＋１４ｒ）は、積層フリー層を有する磁気抵抗素子含む。磁気抵抗素子は、磁化容易軸方向が第１及び第２の方向（Ｘ、Ｙ）とは異なる。
摘要翻译： MRAM包括第一布线（23），第二布线（21 + 21r），存储单元（14 + 14r），第二读出放大器（3）和第一读出放大器（2）。第一布线和第二布线（23,21 + 21r）沿第一和第二方向（X，Y）延伸。存储单元（14 + 14r）被布置在与第一布线（23）和第二布线（21 + 21r）之间的交点的位置相对应的位置处。第二放大器（3）根据与基准配线（21r）对应配置的参考单元（14r）的输出来检测参考单元（14r）的状态。第一读出放大器（2）根据存储单元（14）和参考单元（14r）的输出来检测存储单元（14）的状态。存储单元（14 + 14r）包括具有积层自由层的磁阻元件。磁阻元件具有不同于第一和第二方向（X，Y）的磁化强度方向。

4. 发明申请

WO2008132971A1 半導体メモリ审中-公开
标题翻译：半导体存储器
公开(公告)号：WO2008132971A1
公开(公告)日：2008-11-06
申请号：PCT/JP2008/056854
申请日：2008-04-07
申请人：日本電気株式会社 , 崎村昇 , 武田晃一 , 杉林直彦 , 根橋竜介
发明人：崎村昇 , 武田晃一 , 杉林直彦 , 根橋竜介
IPC分类号： G11C13/00 , G11C11/15 , G11C16/06
CPC分类号： G11C13/00 , G11C11/16 , G11C13/0004 , G11C13/004 , G11C2013/0054
摘要：　クランプ用トランジスタのソース電圧とドレイン電圧が定常状態になるまでの時間を短縮可能な半導体メモリを提供する。　半導体メモリは、記憶情報によって抵抗値が変化する記憶素子１１ｂを含むメモリセル１１と、メモリセル１１と接続するビット線２と、ビット線２に任意の電位を印加してメモリセル１１に電流を流しその電流を検出する電流検出手段４を含み、電流検出手段４は、ビット線２の電位を反転増幅する反転増幅手段４１、電源と接続された検出用負荷手段４２、ゲートが反転増幅手段４１の出力を受けドレインが電源から検出用負荷手段４２を介して電流を受けソースがビット線２に任意の電位を印加しメモリセル１１に電流を供給するクランプ用トランジスタＭ１、及びクランプ用トランジスタＭ１のソースの電圧とドレインの電圧が定常状態になるまでドレインに補助電流を供給し、定常状態になった場合に補助電流の供給を停止する電流供給手段Ｍ２を含む。
摘要翻译：提供了一种半导体存储器，通过该半导体存储器可以缩短将钳位晶体管的源极电压和漏极电压保持在稳定状态所需的时间。半导体存储器包括存储单元（11），其包括存储元件（11b），其中电阻值由存储信息改变; 连接到存储单元（11）的位线（2）; 以及电流检测装置（4），其向位线（2）施加任意电压以允许电流在存储单元（11）中流动并检测电流。电流检测装置（4）包括用于反相和放大位线（2）的电位的反相放大装置（41）。连接到电源的检测负载装置（42）; 钳位晶体管（M1），其中栅极接收来自反相放大器装置（41）的输出，漏极通过检测负载装置（42）接收来自电源的电流，源向位线（2）施加任意电位）并向存储器单元（11）提供电流; 以及电流供给装置（M2），其向所述漏极供给辅助电流，直到所述钳位晶体管（M1）的源电压和漏极电压进入稳定状态，并且当所述电压处于所述电压时，停止所述辅助电流的供给稳定状态。

5. 发明申请

WO2008102583A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008102583A1
公开(公告)日：2008-08-28
申请号：PCT/JP2008/050611
申请日：2008-01-18
申请人：日本電気株式会社 , 杉林直彦 , 崎村昇
发明人：杉林直彦 , 崎村昇
IPC分类号： H01L21/822 , G05F1/00 , H01L27/04 , H03L7/093 , H03L7/10
CPC分类号： G11C13/0011 , G11C11/5614 , G11C13/0069 , G11C27/005 , H03L7/093 , H03L7/10
摘要：　不揮発性可変抵抗素子を搭載した半導体装置であって、不揮発性可変抵抗素子の抵抗値を電位または電流に変換して出力する抵抗値変換回路部と、抵抗値変換回路部からの出力と半導体装置内の一部の節点の電位または電流とを比較する比較回路部と、比較回路部における比較結果に基づいて不揮発性可変抵抗素子の抵抗値を変化させる抵抗値変更回路部とを有する。
摘要翻译：提供了一种其上安装有非易失性可变电阻元件的半导体器件。半导体器件具有电阻值转换电路部分，其通过将电阻值转换为电位或电流来输出非易失性可变电阻元件的电阻值; 比较电路部分，其将来自电阻值转换电路部分的输出与半导体器件内的某些节点处的电位或电流进行比较; 以及电阻值变化电路部分，用于根据从比较电路部分获得的比较结果改变非易失性可变电阻元件的电阻值。

6. 发明申请

WO2007046350A1 ＭＲＡＭの動作方法审中-公开
标题翻译： MRAM操作方法
公开(公告)号：WO2007046350A1
公开(公告)日：2007-04-26
申请号：PCT/JP2006/320610
申请日：2006-10-17
申请人：日本電気株式会社 , 崎村昇 , 本田雄士 , 杉林直彦
发明人：崎村昇 , 本田雄士 , 杉林直彦
IPC分类号： G11C29/42 , G11C11/15 , H01L21/8246 , H01L27/105 , H01L43/08
CPC分类号： G11C11/16 , G06F11/1044 , G06F11/1076 , G11C11/1653 , G11C11/1673 , G11C11/1675 , G11C2029/0411 , G11C2211/5641
摘要：　本発明のＭＲＡＭの動作方法は、それぞれが複数のシンボルから構成され、各々のシンボルが複数のビットから構成され、更にシンボル単位での誤り訂正が可能な誤り訂正符号をメモリアレイに記憶する。当該動作方法では、各々のシンボルは互いに異なる参照セルを用いて読み出しが行われる。更に、ＭＲＡＭの動作方法では、入力されたアドレスに対応する前記誤り訂正符号を構成するデータセルの読み出しデータに訂正可能な誤りが検出された場合に、（Ａ）１ビットの誤りパターンである第１の誤りシンボルに対しては、その誤りビットに対応するデータセルのデータを訂正し、（Ｂ）複数ビットの誤りパターンである第２の誤りシンボルに対しては、第２の誤りシンボルの読み出しに使用された参照セルのデータを訂正する。
摘要翻译： MRAM操作方法在存储器阵列中存储由多个符号形成的纠错码，每个符号由多个位组成，并可在符号单元上校正。在该操作方法中，通过使用不同的参考单元读出每个符号。此外，在MRAM操作方法中，当在构成与输入地址相对应的纠错码的数据单元的读取数据中检测到可检测到的错误时，对于作为1位错误模式的第一错误符号，（A）校正与错误位对应的数据单元中的数据; 和（B）对于作为多位错误模式的第二错误符号，校正用于读出第二错误符号的参考单元的数据。

7. 发明申请

WO2006085545A1 トグル型磁気ランダムアクセスメモリ及びトグル型磁気ランダムアクセスメモリの書き込み方法审中-公开
标题翻译：磁带随机访问存储器和磁带随机访问存储器写入方法
公开(公告)号：WO2006085545A1
公开(公告)日：2006-08-17
申请号：PCT/JP2006/302153
申请日：2006-02-08
申请人：日本電気株式会社 , 崎村昇 , 本田雄士 , 杉林直彦
发明人：崎村昇 , 本田雄士 , 杉林直彦
IPC分类号： G11C11/15 , H01L21/8246 , H01L27/105 , H01L43/08
CPC分类号： G11C7/1027 , G11C11/1653 , G11C11/1655 , G11C11/1657 , G11C11/1659 , G11C11/1675 , G11C11/1693
摘要：　トグル型磁気ランダムアクセスメモリは、第１メモリアレイ（３ａ）と、第２メモリアレイ（３ｂ）と、コントローラ（２）とを具備する。第１メモリアレイ（３ａ）は、磁気抵抗素子を含む複数の第１メモリセルを備える。第２メモリアレイ（３ｂ）は、磁気抵抗素子を含む複数の第２メモリセルを備え、第１メモリアレイ（３ａ）とは書き込みに用いる書き込み配線が異なる。コントローラ（２）は、連続・バースト・ライト・モードにおいて、第１メモリアレイ（３ａ）における第１バースト・ライト動作を行う第１状態と、第２メモリアレイ（３ｂ）における第２バースト・ライト動作を行う第２状態とを交互に実行するように第１メモリアレイ（３ａ）と第２メモリアレイ（３）ｂとを制御する。これにより、連続・バースト・ライト動作を、信頼性の低下や回路面積の増大を招くことなく高速に行う。
摘要翻译：切换磁性随机存取存储器包括第一存储器阵列（3a），第二存储器阵列（3b）和控制器（2）。第一存储器阵列（3a）具有每个包括磁阻元件的第一存储单元。第二存储器阵列（3b）具有第二存储单元，每个存储单元包括用于与第一存储器阵列（3a）的写入不同的磁阻元件和写入布线。控制器（2）以连续的突发写入模式控制第一和第二存储器阵列（3a，3b）以交替执行其中执行第一存储器阵列（3a）的第一突发写入操作的第一状态和执行第二存储器阵列（3b）的第二突发写入操作的第二状态。由此，连续脉冲串写入操作可以高速运行，而不会降低可靠性并且增加电路面积。

8. 发明申请

WO2005098953A1 磁化方向制御方法、及びそれを応用したＭＲＡＭ审中-公开
标题翻译：使用磁化方向控制方法和MRAM
公开(公告)号：WO2005098953A1
公开(公告)日：2005-10-20
申请号：PCT/JP2005/005325
申请日：2005-03-24
申请人：日本電気株式会社 , 杉林直彦 , 本田雄士 , 崎村昇
发明人：杉林直彦 , 本田雄士 , 崎村昇
IPC分类号： H01L27/105
CPC分类号： H01F10/3272 , B82Y25/00 , B82Y40/00 , G11C11/15 , H01F13/00 , H01F41/303 , H01L43/08
摘要：　本発明による磁化方向制御方法は、第１～第３強磁性層１１～１３と、その間に介設された第１、第２非磁性層２１、２２とを備えた積層フェリ構造体１０Ａの第１～第３強磁性層１１～１３の磁化の方向を、反強磁性体を接合させずに制御するための磁化方向制御方法である。当該磁化方向制御方法は、（ａ）積層フェリ構造体１０Ａに外部磁場ＨＥを印加して、第１～第３強磁性層１１～１３の磁化を実質的に同一方向に向ける工程と、（ｂ）外部磁化を減少させて、第１～第３強磁性層１１～１３の一部の強磁性層の磁化を反転させる工程とを備えている。積層フェリ構造体１０Ａは、第１～第３強磁性層１１～１３の磁化が同一方向に向いた状態にされているときに第１強磁性層１１の磁化が他の強磁性層の磁化よりも反転しやすくなるように構成されている。
摘要翻译：提供了一种用于控制具有第一至第三铁磁层（11至13）的层状铁磁结构（10A）的第一至第三铁磁层（11至13）的磁化方向和第一和第二非铁磁层（11至13）的磁化方向控制方法， - 磁层（21,22），不连接反铁磁材料。磁化方向控制方法包括步骤（a），用于将外部磁场HE施加到分层铁磁结构（10A）以使第一至第三铁磁层（11至13）基本上沿相同方向定向，并且步骤（b），用于减小外部磁化并反转第一至第三铁磁层（11至13）的一部分的磁化。分层铁磁结构（10A）以这样的方式配置，使得当第一至第三铁磁层（11至13）沿相同方向被磁化时，第一铁磁层（11）的磁化与第其他铁磁层。

9. 发明申请

WO2004061854A1 半導体記憶装置审中-公开
标题翻译：半导体存储器件
公开(公告)号：WO2004061854A1
公开(公告)日：2004-07-22
申请号：PCT/JP2003/016981
申请日：2003-12-26
申请人：日本電気株式会社 , 本田雄士 , 崎村昇 , 杉林直彦
发明人：本田雄士 , 崎村昇 , 杉林直彦
IPC分类号： G11C11/15
CPC分类号： G11C11/15
摘要：本発明は、電流を流すことにより記憶素子に情報を書き込む半導体記憶装置に関する。本発明は、寄生キャパシタにより書込電流が所定値に達するまでの時間が長引くことを防止することにより、書込み速度を速め、消費電力を削減することを目的とする。情報を記憶する記憶素子と、電流を流すことにより前記記憶素子に情報を書き込むために設けられた定電流源１０３と、前記記憶素子に関連した所定位置において、前記定電流源により流された電流の量が前記記憶素子に情報を書き込むために必要な電流の量に達するまでの間に、寄生キャパシタを充電するためのブースト回路１０１と、を備える。
摘要翻译：一种通过施加电流将信息写入存储元件的半导体存储器件。防止写入电流达到归因于寄生电容器的预定值的时间增加。因此，写入速率增加，功耗降低。半导体存储器件包括用于存储信息的存储元件，用于通过施加电流将信息写入存储元件中的恒定电流源（103），以及设置在与存储元件相关的预定位置并适配的升压电路（101）用于对寄生电容器充电，直到由恒流源施加的电流量达到在存储元件中写入信息所需的电流量。

10. 发明申请

WO2008146553A1 磁気ランダムアクセスメモリ审中-公开
标题翻译：磁性随机存取存储器
公开(公告)号：WO2008146553A1
公开(公告)日：2008-12-04
申请号：PCT/JP2008/057747
申请日：2008-04-22
申请人：日本電気株式会社 , 根橋竜介 , 崎村昇 , 杉林直彦
发明人：根橋竜介 , 崎村昇 , 杉林直彦
IPC分类号： G11C11/15 , H01L21/8246 , H01L27/105 , H01L43/08
CPC分类号： H01L27/228 , B82Y10/00 , G11C11/1657 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C15/02 , G11C15/046
摘要：　本発明に係るＭＲＡＭは、メモリセルアレイと、第１方向に配置されたメモリセル群に接続された第１ワード線及び第２ワード線と、マトリックス状に配置された複数のブロックと、第１方向に配置されたブロック群に接続された共通ワード線と、第２方向に配置されたブロック群に接続されたビット線対とを備える。各ブロックは複数のメモリセルを備え、各メモリセルは第１トランジスタと磁気抵抗素子とを有する。各ブロックは更に、上記複数のメモリセルが並列に接続された第２トランジスタを備える。第２トランジスタのゲートは共通ワード線に接続され、第１トランジスタのゲートは第１ワード線に接続される。第１トランジスタのソース／ドレインの一方は、第１ビット線に接続され、その他方は、磁気抵抗素子の一端に接続され、また、第２トランジスタを介して第２ビット線に接続される。磁気抵抗素子の他端は第２ワード線に接続される。
摘要翻译： MRAM具有存储单元阵列; 第一字线和第二字线，其连接到沿第一方向排列的存储单元组; 矩阵排列的多个块; 连接到沿第一方向布置的块组的公用字线; 以及连接到沿第二方向布置的块组的一对位线。每个块设置有多个存储单元，并且每个存储单元具有第一晶体管和磁阻元件。每个块还设置有第二晶体管，其中存储器单元串联连接。第二晶体管的栅极连接到公共字线，第一晶体管的栅极连接到第一字线。第一晶体管的源极或漏极连接到第一位线，另一个连接到磁阻元件的一端，并且还连接到通过第二晶体管的第二位线。磁阻元件的另一端连接到第二字线。

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